Pg电子游戏：集成型沟槽瞬态电压抑制器件及其制造方法与流程
本发明涉及半导体技术领域，具体而言，涉及一种集成型沟槽瞬态电压抑制器件的制造方法和一种集成型沟槽瞬态电压抑制器件。
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容TVS适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。低电容二极管需要在高掺杂P型衬底上生长高电阻率
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力，沟槽TVS的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积,即更强的放电能力。沟槽TVS的小封装尺寸对应用于保护高端IC非常关键。
目前常用的沟槽TVS的结构示意图如图1所示：包括P型硅片102，N型扩散/注入区域104，多晶硅/金属106。
目前常用的沟槽TVS只能实现单向保护，如果需要进行双向保护需要将多个TVS串联或并联在一起，增大了器件面积和制造成本。
因此，需要一种新的技术方案，能够在提高瞬态电压抑制器件性能的 同时降低瞬态电压抑制器件的制造成本。
本发明正是基于上述问题，提出了一种新的技术方案，在提高瞬态电压抑制器件性能的同时降低瞬态电压抑制器件的制造成本。
有鉴于此，本发明提出了一种集成型沟槽瞬态电压抑制器件的制造方法，包括：在生长掺杂硅层的硅片衬底上刻蚀多个第一沟槽；在所述多个第一沟槽中的每个第一沟槽内填充氧化硅；在填充氧化硅的硅片上刻蚀多个第二沟槽；对形成所述多个第二沟槽的硅片进行离子注入，并刻蚀多个第三沟槽；在每个所述第二沟槽和每个所述第三沟槽内填充多晶硅并生长介质层；在所述介质层上对应每个所述第二沟槽的位置上制备第一金属孔，在所述介质层上对应每个所述第三沟槽的位置上制备第二金属孔；将多个所述第二金属孔短接，并将多个所述第一金属孔等分为两部分，分别作为第一输入/输出端口和第二输入/输出端口。
在该技术方案中，在传统沟槽瞬态电压抑制器件基础上，通过工艺改进使两支瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
在上述技术方案中，优选地，所述在生长掺杂硅层的硅片上刻蚀多个第一沟槽，包括：在所述硅片衬底上生长掺杂硅层；在所述掺杂硅层上生长第一掩膜材料，以形成第一掩膜图形；对形成第一掩膜图形的硅片进行刻蚀，以形成所述多个第一沟槽。
在上述技术方案中，优选地，所述在填充氧化硅的硅片上刻蚀多个第二沟槽，包括：去除所述形成第一掩膜图形的硅片上的所述第一掩膜材料，并使用氧化硅作为掩膜对所述硅片进行刻蚀，以形成所述多个第二沟槽。
在上述技术方案中，优选地，所述对形成所述多个第二沟槽的硅片进行离子注入，并刻蚀多个第三沟槽，包括：对形成所述多个第二沟槽的硅片进行离子注入；在进行离子注入后的硅片上生长第二掩膜材料，以形成 第二掩膜图形；对形成第二掩膜图形的硅片进行刻蚀，以形成多个第三沟槽。
在上述技术方案中，优选地，所述在所述介质层上对应每个所述第二沟槽的位置上制备第一金属孔，在所述介质层上对应每个所述第三沟槽的位置上制备第二金属孔，包括：在介质层上生长第三掩膜材料，以在所述介质层上对应每个所述第二沟槽的位置上刻蚀形成第一接触孔，以及在所述介质层上对应每个所述第三沟槽的位置上刻蚀形成第二接触孔；分别在每个所述第一接触孔和所述第二接触孔内填充金属材料，以得到多个第一金属孔和多个第二金属孔，并在填充金属材料后的硅片的表面生长介质层层。
在上述技术方案中，优选地，所述硅片衬底为N型硅片衬底，所述掺杂硅层为P型掺杂硅层。
在上述技术方案中，优选地，所述第二掩膜材料和所述第三掩膜材料包括光刻胶。
在上述技术方案中，优选地，在刻蚀形成所述第二沟槽时，刻蚀方法包括干法刻蚀。
在该技术方案中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
在上述技术方案中，优选地，在刻蚀形成所述接触孔时，刻蚀方法包括干法刻蚀。
在该技术方案中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
根据本发明的另一方面，还提供了一种集成型沟槽瞬态电压抑制器件，所述集成型沟槽瞬态电压抑制器件由如上述技术方案中任一项所述的集成型沟槽瞬态电压抑制器件的制造方法制作而成。
通过以上技术方案，在提高瞬态电压抑制器件性能的同时降低瞬态电压抑制器件的制造成本。
图2示出了根据本发明的一个实施例的集成型沟槽瞬态电压抑制器件的制造方法的流程示意图；
图4至图13示出了根据本发明的一个实施例的集成型沟槽瞬态电压抑制器件在制造过程中的结构示意图。
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图2示出了根据本发明的一个实施例的集成型沟槽瞬态电压抑制器件的制造方法的流程示意图。
如图2所示，本发明的实施例的集成型沟槽瞬态电压抑制器件的制造方法，包括：步骤202，在硅片衬底上生长掺杂硅层；步骤204，在所述掺杂硅层上生长第一掩膜材料，以形成第一掩膜图形；步骤206，对形成第一掩膜图形的硅片进行刻蚀，以形成多个第一沟槽；步骤208，在所述多个第一沟槽中的每个第一沟槽内填充氧化硅；步骤210，去除所述形成 第一掩膜图形的硅片上的所述掩膜材料，并使用氧化硅作为掩膜对所述硅片进行刻蚀，以形成多个第二沟槽；步骤212，对形成所述多个第二沟槽的硅片进行离子注入；步骤214，在进行离子注入后的硅片上生长第二掩膜材料，以形成第二掩膜图形；步骤216，对形成第二掩膜图形的硅片进行刻蚀，以形成多个第三沟槽；步骤218，在每个所述第二沟槽和每个所述第三沟槽内填充多晶硅；步骤220，在填充多晶硅后的硅片上生长介质层；步骤222，在介质层上生长第三掩膜材料，以在所述介质层上对应每个所述第二沟槽的位置上刻蚀形成第一接触孔，以及在所述介质层上对应每个所述第三沟槽的位置上刻蚀形成第二接触孔；步骤224，分别在每个所述第一接触孔和所述第二接触孔内填充金属材料，以得到多个第一金属孔和多个第二金属孔；步骤226，在填充金属材料后的硅片的表面生长介质层层；步骤228，将多个所述第二金属孔短接，并将多个所述第一金属孔等分为两部分，分别作为第一输入/输出端口和第二输入/输出端口。
在该技术方案中，在传统沟槽瞬态电压抑制器件基础上，通过工艺改进使两支瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
在上述技术方案中，优选地，所述硅片衬底为N型硅片衬底，所述掺杂硅层为P型掺杂硅层。
在上述技术方案中，优选地，所述第二掩膜材料和所述第三掩膜材料包括光刻胶。
在上述技术方案中，优选地，在刻蚀形成所述第二沟槽时，刻蚀方法 包括干法刻蚀。
在该技术方案中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
在上述技术方案中，优选地，在刻蚀形成所述接触孔时，刻蚀方法包括干法刻蚀。
在该技术方案中，干法刻蚀包括光辉发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
如图3所示，根据本发明的实施例的集成型沟槽瞬态电压抑制器件通过工艺改进使两支瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
如图4所示，硅片402上制备P型掺杂硅404，可以使用外延，扩散或注入方式形成。
如图5所示，使用光刻胶或介质层作为掩膜，在硅片上形成沟槽，沟槽底部位于N型硅衬底范围内。
如图7所示，去除光刻胶，使用氧化硅406作为掩膜，干法刻蚀形成沟槽，沟槽底部位于P型硅范围内。
如图8所示，进行N型扩散或离子注入，在沟槽内形成N型扩散/注入区域408。
如图11所示，制备介质层，使用光刻胶作为掩膜，干法刻蚀形成接触孔，制备金属材料412，填充接触孔。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方 案，在传统沟槽瞬态电压抑制器件基础上，通过工艺改进使两支瞬态电压抑制器件集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器件能实现双向保护功能，器件的保护特性和可靠性都得到了提升。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
