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瞬态电压抑制器(TVS)器件将穿通可控硅整流器(SCR)应用于高压侧转向二极管和/或低压侧转向二极管，其中的穿通可控硅整流器结构可实现保护节点处的低电容。在某些实施方式中，可通过串联连接两个或多个正向偏置二极管来调整瞬态电压抑制器器件的击穿电压。可以针对单向或双向应用，配置低电容瞬态电压抑制器器件。在某些实施方式中，该器件包含MOS触发可控硅整流器，作为高压侧转向二极管。可以通过调节MOS晶体管的阈值电压，来调节瞬态电压抑制器器件的击穿电压。
(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 111106107 A (43)申请公布日 2020.05.05 (21)申请号 4.0 (22)申请日 2019.10.17 (30)优先权数据 16/172，314 2018.10.26 US (71)申请人 万国半导体（开曼）股份有限公司 地址 英属西印度群岛，开曼群岛，大开曼岛 KY1-1107，邮政信箱709，玛丽街122 号，和风楼 (72)发明人 雪克 玛力卡勒强斯瓦密 · (74)专利代理机构 上海元好知识产权代理有限 公司 31323 代理人 张妍张静洁 (51)Int.Cl. H01L 27/02(2006.01) 权利要求书4页 说明书14页 附图9页 (54)发明名称 低电容瞬态电压抑制器 (57)摘要 瞬态电压抑制器(TVS)器件将穿通可控硅整 流器(SCR)应用于高压侧转向二极管和/或低压 侧转向二极管，其中的穿通可控硅整流器结构可 实现保护节点处的低电容。在某些实施方式中， 可通过串联连接两个或多个正向偏置二极管来 调整瞬态电压抑制器器件的击穿电压。可以针对 单向或双向应用，配置低电容瞬态电压抑制器器 件。在某些实施方式中，该器件包含MOS触发可控 硅整流器，作为高压侧转向二极管。可以通过调 节MOS晶体管的阈值电压，来调节瞬态电压抑制 器器件的击穿电压。 A 7 0 1 6 0 1 1 1 1 N C CN 111106107 A 权利要求书 1/4页 1.一种瞬态电压抑制器器件，其特征在于，包含： 一个第一高压侧转向二极管，具有一个耦合于第一保护节点的阳极端子和一个阴极端 子；以及 一个第一低压侧转向二极管，具有一个耦合于第一保护节点的阴极端子和一个阳极端 子；该第一低压侧转向二极管包含穿通可控硅整流器，而该整流器包含交替P型和N型区域， 所述的N型区域位于一对P型区域之间，且在零伏偏置电压下被基本耗尽。 2.如权利要求1所述的瞬态电压抑制器器件，其特征在于，该瞬态电压抑制器器件形成 在至少包含一个第一导电类型的第一外延层的半导体层上，包含半导体层中形成的多个有 源区域，而有源区域经隔离结构相互隔离；第一高压侧转向二极管形成于第一有源区域中， 而第一低压侧转向二极管形成于第二有源区域中；且第一低压侧转向二极管的该穿通可控 硅整流器形成于第二有源区域中，且包含： 与第一导电类型相反的第二导电类型的第一掺杂区域，形成于第一外延层中； 形成于第一外延层中的第二导电类型第一阱，与第一掺杂区域分隔开来，且该第一阱 不偏置于任何电位；以及 在第一阱形成的第一导电类型第二掺杂区域，其中的第一掺杂区域、第一外延层、第一 阱和第二掺杂区域形成穿通可控硅整流器；第一掺杂区域形成穿通可控硅整流器的阳极， 第二掺杂区域形成其阴极；部分第一外延层处于第一掺杂区和第一阱之间，且在零伏偏置 电压下被耗尽。 3.如权利要求2所述的瞬态电压抑制器器件，其特征在于，第一低压侧转向二极管的穿 通可控硅整流器还包含： 形成于第一阱中且与第二掺杂区域相分隔的第二导电类型的第三掺杂区域，该第三掺 杂区域不偏置于任何电位。 4.如权利要求2所述的瞬态电压抑制器器件，其特征在于，第一低压侧转向二极管的穿 通可控硅整流器还包含： 一个形成于邻近第一阱的第一外延层中的第一导电类型的第二阱区域，它定位于第一 掺杂区域和第一阱之间。 5.如权利要求1所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管包含 PN结二极管。 6.如权利要求1所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管包含 穿通可控硅整流器，该整流器包含交替P型和N型区域，而其中一对P型区域之间的N型区域 在零伏偏置电压下被基本耗尽。 7.如权利要求1所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管包含 MOS触发的可控硅整流器，而该整流器包含交替P型和N型区域，以及于此集成的连接二极管 的MOS晶体管，用来触发可控硅整流器接通。 8.如权利要求1所述的瞬态电压抑制器器件，其特征在于，MOS晶体管的阈值电压被调 节至瞬态电压抑制器器件的击穿电压。 9.如权利要求1所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管的阴 极端子和第一低压侧转向二极管的阳极端子接入地电位，所述的瞬态电压抑制器器件为单 向器件。 2 2 CN 111106107 A 权利要求书 2/4页 10.如权利要求1所述的瞬态电压抑制器器件，其特征在于，瞬态电压抑制器器件包含 双向瞬态电压抑制器器件，而双向瞬态电压抑制器器件还包含： 一个第二高压侧转向二极管，具有一个耦合于第二保护节点的阳极端子和一个阴极端 子；以及 一个第二低压侧转向二极管，具有一个耦合于第二保护节点的阴极端子和一个阳极端 子；该二极管包含穿通可控硅整流器，而该整流器包含交替P型和N型区域，其中位于一对P 型区域之间的N型区域在零伏偏置电压下被基本耗尽， 其中第一高压侧转向二极管的阴极端子耦合于第二低压侧转向二极管的阳极端子，而 第二高压侧转向二极管的阴极端子耦合于第一低压侧转向二极管的阳极端子。 11.如权利要求10所述的瞬态电压抑制器器件，其特征在于，还包含： 耦合于第一高压侧转向二极管阴极端子和第一低压侧转向二极管阳极端子之间的钳 位装置，该装置包含集成有二极管可控硅整流器SCR的连接二极管的NMOS晶体管，该整流器 具有阳极、阴极和栅极，当施加于第一或第二保护节点之一的电压超出第一电压电平时，作 为响应，连接二极管的NMOS晶体管触发可控硅整流器处电流，而可控硅整流器在钳位电压 下，于相应保护节点处对电压予以钳位。 12.如权利要求1所述的瞬态电压抑制器器件，其特征在于，高压侧转向二极管包含： 串联的多个PN结二极管；多个PN结二极管的第一PN结二极管，具有耦合于第一保护节 点的阳极端子和耦合于下一串联PN结二极管的阴极端子；以及多个PN结二极管的最后PN结 二极管，具有一个耦合于之前串联PN结二极管的阳极端子和一个阴极端子。 13.如权利要求1所述的瞬态电压抑制器器件，其特征在于，瞬态电压抑制器器件封装 在芯片级半导体封装构造中，且瞬态电压抑制器器件还包含： 耦合于高压侧转向二极管阳极和低压侧转向二极管阴极的金属垫，金属垫作为保护节 点；金属垫被配置为铜柱垫，以接收形成于其上的铜柱凸块； 形成于金属垫上的介电层；以及 形成于介电层中的开口，以接收形成于金属垫上的铜柱凸块。 14.如权利要求13所述的瞬态电压抑制器器件，其特征在于，开口包含多个形成于介电 层中的开口，这些开口可用于接收形成于金属垫上的一个或多个铜柱凸块。 15.如权利要求13所述的瞬态电压抑制器器件，其特征在于，金属垫包含多个相互分隔 的金属垫部分，每一个都具有形成于其上的开口，可用于接收形成于金属垫部分上的一个 或多个铜柱凸块。 16.如权利要求2所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管包 含形成于第一有源区域中的MOS触发可控硅整流器，该整流器包含： 形成于第一外延层中的第二导电类型的第四掺杂区域； 形成于第一外延层中，与第四掺杂区域分隔开来的第二导电类型的第五掺杂区域，该 区域的掺杂级低于第四掺杂区域的掺杂级； 至少部分形成于第五掺杂区域的第一导电类型的第六掺杂区域； 形成于第五掺杂区域中，与第六掺杂区域分隔开来的第一导电类型的第七掺杂区域； 在半导体层上方形成，并通过栅极介电层与半导体层绝缘的导电栅极，导电栅极定位 于第六掺杂区域和第七掺杂区域之间； 3 3 CN 111106107 A 权利要求书 3/4页 其中的导电栅极、第六掺杂区域和第七掺杂区域形成MOS晶体管；该晶体管的第五掺杂 区域为MOS晶体管管体，第六掺杂区域电连接至导电栅极，形成连接二极管的MOS晶体管；而 且 其中的第四掺杂区域、第一外延层、第五掺杂区域和第七掺杂区域形成可控硅整流器， 连接二极管的MOS晶体管处于接通状态，可触发可控硅整流器以使其接通。 17.如权利要求16所述的瞬态电压抑制器器件，其特征在于，MOS触发可控硅整流器还 包含： 形成于邻近第五掺杂区域的第一外延层中的第一导电类型的第三阱区域，该区域定位 于第四掺杂区域和第五掺杂区域之间。 18.一种瞬态电压抑制器器件，其特征在于，包含： 一个半导体层包含：第一导电类型的第一外延层，形成于该外延层上的与第一导电类 型相反的第二导电类型的第一掩埋层，以及形成于第一掩埋层上的第二导电类型的第二外 延层； 形成于半导体层中的多个有源区域，该有源区域经由隔离结构相互隔离； 形成于第一有源区域中的高压侧转向二极管，具有一个耦合于第一保护节点的阳极端 子和一个阴极端子； 形成于多个有源区域的第二有源区域中的低压侧转向二极管，具有一个耦合于第二保 护节点的阴极端子和一个阴极端子；其中，第一低压侧转向二极管包含穿通可控硅整流器， 该整流器包含： 形成于第二外延层中第一导电类型的第一掺杂区域； 形成于第二外延层中，与第一掺杂区域分隔的第一导电类型的第一阱，该第一阱不偏 置于任何电位；以及 形成于第一阱中的第二导电类型的第二掺杂区域，其中的第一掺杂区域、第二外延层、 第一阱和第二掺杂区域形成穿通可控硅整流器，第一掺杂区域形成该整流器的阳极，第二 掺杂区域形成该整流器的阴极，部分第二外延层处于第一掺杂区和第一阱之间，且在零伏 偏置电压下被耗尽。 19.如权利要求18所述的瞬态电压抑制器器件，其特征在于，第一低压侧转向二极管的 穿通可控硅整流器还包含： 形成于邻近第二掺杂区域、第一阱中的第一导电类型的第三掺杂区域，该区域不偏置 于任何电位。 20.如权利要求18所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管包 含形成于第一有源区域中的MOS触发可控硅整流器，该整流器包含： 形成于第一外延层中的第二导电类型的第四掺杂区域； 形成于第一外延层中，与第四掺杂区域相分隔的第二导电类型的第五掺杂区域，该区 域具有低于第四掺杂区域的掺杂级； 至少部分形成于第五掺杂区域中的第一导电类型的第六掺杂区域； 形成于第五掺杂区域中，与第六掺杂区域相分隔的第一导电类型的第七掺杂区域； 形成于半导体层上方，经由栅极介电层与半导体层绝缘的导电栅极，该栅极定位于第 六掺杂区域和第七掺杂区域之间。 4 4 CN 111106107 A 权利要求书 4/4页 其中的导电栅极、第六掺杂区域和第七掺杂区域形成MOS晶体管，其第五掺杂区域构成 MOS晶体管的管体，第六掺杂区域电连接至导电栅极，形成连接二极管的MOS晶体管；且 其中第四掺杂区域、第一外延层、第五掺杂区域和第七掺杂区域形成可控硅整流器，而 连接二极管的MOS晶体管接通后可触发可控硅整流器接通。 21.如权利要求20所述的瞬态电压抑制器器件，其特征在于，MOS晶体管的阈值电压被 调节至瞬态电压抑制器器件的击穿电压。 22.如权利要求18所述的瞬态电压抑制器器件，其特征在于，高压侧转向二极管包含： 串联的多个PN结二极管，其中，第一个PN结二极管具有耦合于第一保护节点的阳极端 子和耦合于下一串联PN结二极管的阴极端子，最后一个PN结二极管具有一个耦合于前一串 联PN结二极管阴极端子的阳极端子和一个阴极端子。 23.如权利要求18所述的瞬态电压抑制器器件，其特征在于，第一高压侧转向二极管包 含穿通可控硅整流器，该整流器又包含交替P型和N型区域，而N型区域在一对P型区域之间， 在零伏偏置电压下被基本耗尽。 5 5 CN 111106107 A 说明书 1/14页 低电容瞬态电压抑制器 技术领域 [0001] 本发明涉及一种低电容瞬态电压抑制器。 背景技术 [0002] 电压和电流瞬态是电子系统中集成电路发生故障的主要原因。瞬态由系统内部和 外部的各类来源生成。例如，瞬态的共用源包含电源的切换操作、交流线路波动、雷击浪涌 和静电放电(ESD)。 [0003] 通常采用瞬态电压抑制器(TVS)来保护集成电路免受该电路中因产生瞬态或者过 电压条件所造成的损害。过电压保护对于消费设备或者物联网设备来说很重要，因为这些 电子设备经常受到人力装卸，从而易受静电放电或者瞬态电压事件影响，造成设备损害。 [0004] 尤其是电子器件的电源针脚和数据针脚都需要得到保护，免受静电放电事件或切 换和雷电瞬态事件造成的过电压条件影响。通常情况下，电源针脚需要高浪涌保护，但容许 具有较高电容的保护器件。而另一方面，可以在高数据速度下运行的数据针脚要求保护器 件能提供具有低电容的浪涌保护，以免干扰受保护数据针脚的数据速度。 [0005] 应用于高速情况下输入/输出(I/O)端子的现有瞬态电压抑制器保护解决方案可 以存在于垂直和横向类型的半导体电路结构。在单向瞬态电压抑制器中，静电放电事件期 间的输入/输出电流流动通过低电容高压侧转向二极管，进入大型反向阻断结；或者电流流 动通过低电容低压侧转向二极管后接地。如果是双向瞬态电压抑制器保护，则通过将低电 容正向偏压二极管与堵塞用大型反向偏压结串联连接，可以实现低电容。在高速情况下，则 需要降低瞬态电压抑制器保护器件的击穿电压、电容和钳位电压。 发明内容 [0006] 本发明提供一种低电容瞬态电压抑制器，可调整瞬态电压抑制器器件的击穿电 压，将穿通可控硅整流器(SCR)应用于高压侧转向二极管和/或低压侧转向二极管，可实现 保护节点处的低电容。 [0007] 为了达到上述目的，本发明提供一种瞬态电压抑制器器件，包含： [0008] 一个第一高压侧转向二极管，具有一个耦合于第一保护节点的阳极端子和一个阴 极端子；以及 [0009] 一个第一低压侧转向二极管，具有一个耦合于第一保护节点的阴极端子和一个阳 极端子；该第一低压侧转向二极管包含穿通可控硅整流器，而该整流器包含交替P型和N型 区域，所述的N型区域位于一对P型区域之间，且在零伏偏置电压下被基本耗尽。 [0010] 该瞬态电压抑制器器件形成在至少包含一个第一导电类型的第一外延层的半导 体层上，包含半导体层中形成的多个有源区域，而有源区域经隔离结构相互隔离；第一高压 侧转向二极管形成于第一有源区域中，而第一低压侧转向二极管形成于第二有源区域中； 且第一低压侧转向二极管的该穿通可控硅整流器形成于第二有源区域中，且包含： [0011] 与第一导电类型相反的第二导电类型的第一掺杂区域，形成于第一外延层中； 6 6 CN 111106107 A 说明书 2/14页 [0012] 形成于第一外延层中的第二导电类型第一阱，与第一掺杂区域分隔开来，且该第 一阱不偏置于任何电位；以及 [0013] 在第一阱形成的第一导电类型第二掺杂区域，其中的第一掺杂区域、第一外延层、 第一阱和第二掺杂区域形成穿通可控硅整流器；第一掺杂区域形成穿通可控硅整流器的阳 极，第二掺杂区域形成其阴极；部分第一外延层处于第一掺杂区和第一阱之间，且在零伏偏 置电压下被耗尽。 [0014] 第一低压侧转向二极管的穿通可控硅整流器还包含： [0015] 形成于第一阱中且与第二掺杂区域相分隔的第二导电类型的第三掺杂区域，该第 三掺杂区域不偏置于任何电位。 [0016] 第一低压侧转向二极管的穿通可控硅整流器还包含： [0017] 一个形成于邻近第一阱的第一外延层中的第一导电类型的第二阱区域，它定位于 第一掺杂区域和第一阱之间。 [0018] 第一高压侧转向二极管包含PN结二极管。 [0019] 第一高压侧转向二极管包含穿通可控硅整流器，该整流器包含交替P型和N型区 域，而其中一对P型区域之间的N型区域在零伏偏置电压下被基本耗尽。 [0020] 第一高压侧转向二极管包含MOS触发的可控硅整流器，而该整流器包含交替P型和 N型区域，以及于此集成的连接二极管的MOS晶体管，用来触发可控硅整流器接通。 [0021] MOS晶体管的阈值电压被调节至瞬态电压抑制器器件的击穿电压。 [0022] 第一高压侧转向二极管的阴极端子和第一低压侧转向二极管的阳极端子接入地 电位，所述的瞬态电压抑制器器件为单向器件。 [0023] 瞬态电压抑制器器件包含双向瞬态电压抑制器器件，而双向瞬态电压抑制器器件 还包含： [0024] 一个第二高压侧转向二极管，具有一个耦合于第二保护节点的阳极端子和一个阴 极端子；以及 [0025] 一个第二低压侧转向二极管，具有一个耦合于第二保护节点的阴极端子和一个阳 极端子；该二极管包含穿通可控硅整流器，而该整流器包含交替P型和N型区域，其中位于一 对P型区域之间的N型区域在零伏偏置电压下被基本耗尽， [0026] 其中第一高压侧转向二极管的阴极端子耦合于第二低压侧转向二极管的阳极端 子，而第二高压侧转向二极管的阴极端子耦合于第一低压侧转向二极管的阳极端子。 [0027] 所述的瞬态电压抑制器器件还包含： [0028] 耦合于第一高压侧转向二极管阴极端子和第一低压侧转向二极管阳极端子之间 的钳位装置，该装置包含集成有二极管可控硅整流器SCR的连接二极管的NMOS晶体管，该整 流器具有阳极、阴极和栅极，当施加于第一或第二保护节点之一的电压超出第一电压电平 时，作为响应，连接二极管的NMOS晶体管触发可控硅整流器处电流，而可控硅整流器在钳位 电压下，于相应保护节点处对电压予以钳位。 [0029] 高压侧转向二极管包含： [0030] 串联的多个PN结二极管；多个PN结二极管的第一PN结二极管，具有耦合于第一保 护节点的阳极端子和耦合于下一串联PN结二极管的阴极端子；以及多个PN结二极管的最后 PN结二极管，具有一个耦合于之前串联PN结二极管的阳极端子和一个阴极端子。 7 7 CN 111106107 A 说明书 3/14页 [0031] 瞬态电压抑制器器件封装在芯片级半导体封装构造中，且瞬态电压抑制器器件还 包含： [0032] 耦合于高压侧转向二极管阳极和低压侧转向二极管阴极的金属垫，金属垫作为保 护节点；金属垫被配置为铜柱垫，以接收形成于其上的铜柱凸块； [0033] 形成于金属垫上的介电层；以及 [0034] 形成于介电层中的开口，以接收形成于金属垫上的铜柱凸块。 [0035] 开口包含多个形成于介电层中的开口，这些开口可用于接收形成于金属垫上的一 个或多个铜柱凸块。 [0036] 金属垫包含多个相互分隔的金属垫部分，每一个都具有形成于其上的开口，可用 于接收形成于金属垫部分上的一个或多个铜柱凸块。 [0037] 第一高压侧转向二极管包含形成于第一有源区域中的MOS触发可控硅整流器，该 整流器包含： [0038] 形成于第一外延层中的第二导电类型的第四掺杂区域； [0039] 形成于第一外延层中，与第四掺杂区域分隔开来的第二导电类型的第五掺杂区 域，该区域的掺杂级低于第四掺杂区域的掺杂级； [0040] 至少部分形成于第五掺杂区域的第一导电类型的第六掺杂区域； [0041] 形成于第五掺杂区域中，与第六掺杂区域分隔开来的第一导电类型的第七掺杂区 域； [0042] 在半导体层上方形成，并通过栅极介电层与半导体层绝缘的导电栅极，导电栅极 定位于第六掺杂区域和第七掺杂区域之间； [0043] 其中的导电栅极、第六掺杂区域和第七掺杂区域形成MOS晶体管；该晶体管的第五 掺杂区域为MOS晶体管管体，第六掺杂区域电连接至导电栅极，形成连接二极管的MOS晶体 管；而且 [0044] 其中的第四掺杂区域、第一外延层、第五掺杂区域和第七掺杂区域形成可控硅整 流器，连接二极管的MOS晶体管处于接通状态，可触发可控硅整流器以使其接通。 [0045] MOS触发可控硅整流器还包含： [0046] 形成于邻近第五掺杂区域的第一外延层中的第一导电类型的第三阱区域，该区域 定位于第四掺杂区域和第五掺杂区域之间。 [0047] 本发明还提供一种瞬态电压抑制器器件，包含： [0048] 一个半导体层包含：第一导电类型的第一外延层，形成于该外延层上的与第一导 电类型相反的第二导电类型的第一掩埋层，以及形成于第一掩埋层上的第二导电类型的第 二外延层； [0049] 形成于半导体层中的多个有源区域，该有源区域经由隔离结构相互隔离； [0050] 形成于第一有源区域中的高压侧转向二极管，具有一个耦合于第一保护节点的阳 极端子和一个阴极端子； [0051] 形成于多个有源区域的第二有源区域中的低压侧转向二极管，具有一个耦合于第 二保护节点的阴极端子和一个阴极端子；其中，第一低压侧转向二极管包含穿通可控硅整 流器，该整流器包含： [0052] 形成于第二外延层中第一导电类型的第一掺杂区域； 8 8 CN 111106107 A 说明书 4/14页 [0053] 形成于第二外延层中，与第一掺杂区域分隔的第一导电类型的第一阱，该第一阱 不偏置于任何电位；以及 [0054] 形成于第一阱中的第二导电类型的第二掺杂区域，其中的第一掺杂区域、第二外 延层、第一阱和第二掺杂区域形成穿通可控硅整流器，第一掺杂区域形成该整流器的阳极， 第二掺杂区域形成该整流器的阴极，部分第二外延层处于第一掺杂区和第一阱之间，且在 零伏偏置电压下被耗尽。 [0055] 第一低压侧转向二极管的穿通可控硅整流器还包含： [0056] 形成于邻近第二掺杂区域、第一阱中的第一导电类型的第三掺杂区域，该区域不 偏置于任何电位。 [0057] 第一高压侧转向二极管包含形成于第一有源区域中的MOS触发可控硅整流器，该 整流器包含： [0058] 形成于第一外延层中的第二导电类型的第四掺杂区域； [0059] 形成于第一外延层中，与第四掺杂区域相分隔的第二导电类型的第五掺杂区域， 该区域具有低于第四掺杂区域的掺杂级； [0060] 至少部分形成于第五掺杂区域中的第一导电类型的第六掺杂区域； [0061] 形成于第五掺杂区域中，与第六掺杂区域相分隔的第一导电类型的第七掺杂区 域； [0062] 形成于半导体层上方，经由栅极介电层与半导体层绝缘的导电栅极，该栅极定位 于第六掺杂区域和第七掺杂区域之间。 [0063] 其中的导电栅极、第六掺杂区域和第七掺杂区域形成MOS晶体管，其第五掺杂区域 构成MOS晶体管的管体，第六掺杂区域电连接至导电栅极，形成连接二极管的MOS晶体管；且 [0064] 其中第四掺杂区域、第一外延层、第五掺杂区域和第七掺杂区域形成可控硅整流 器，而连接二极管的MOS晶体管接通后可触发可控硅整流器接通。 [0065] MOS晶体管的阈值电压被调节至瞬态电压抑制器器件的击穿电压。 [0066] 高压侧转向二极管包含： [0067] 串联的多个PN结二极管，其中，第一个PN结二极管具有耦合于第一保护节点的阳 极端子和耦合于下一串联PN结二极管的阴极端子，最后一个PN结二极管具有一个耦合于前 一串联PN结二极管阴极端子的阳极端子和一个阴极端子。 [0068] 第一高压侧转向二极管包含穿通可控硅整流器，该整流器又包含交替P型和N型区 域，而N型区域在一对P型区域之间，在零伏偏置电压下被基本耗尽。 [0069] 瞬态电压抑制器(TVS)器件将穿通可控硅整流器(SCR)应用于高压侧转向二极管 和/或低压侧转向二极管，其中的穿通可控硅整流器结构可实现保护节点处的低电容。在某 些实施方式中，可通过串联连接两个或多个正向偏置二极管来调整瞬态电压抑制器器件的 击穿电压。可以针对单向或双向应用，配置低电容瞬态电压抑制器器件。在某些实施方式 中，该器件包含MOS触发可控硅整流器，作为高压侧转向二极管。可以通过调节MOS晶体管的 阈值电压，来调节瞬态电压抑制器器件的击穿电压。 附图说明 [0070] 图1是本发明实施方案中双向瞬态电压抑制器保护器件的电路图。 9 9 CN 111106107 A 说明书 5/14页 [0071] 图2是本发明实施方案中瞬态电压抑制器保护器件的横断面视图。 [0072] 图3是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。 [0073] 图4(包含图4a)是本发明实施方案中瞬态电压抑制器保护器件的顶视图。 [0074] 图5是本发明实施方案中瞬态电压抑制器保护器件的顶视图。 [0075] 图6(包含图6a)是本发明可选实施方案中瞬态电压抑制器保护器件的顶视图。 [0076] 图7是本发明实施方案中双向瞬态电压抑制器保护器件的电路图。 [0077] 图8是本发明实施方案中双向瞬态电压抑制器保护器件的电路图。 [0078] 图9是本发明可选实施方案中双向瞬态电压抑制器保护器件的电路图。 [0079] 图10是本发明实施方案中瞬态电压抑制器保护器件的横断面视图。 [0080] 图11是本发明可选实施方案中双向瞬态电压抑制器保护器件的电路图。 [0081] 图12是本发明可选实施方案中单向瞬态电压抑制器保护器件的电路图。 [0082] 图13是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。 [0083] 图14是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。 [0084] 图15是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。 具体实施方式 [0085] 在本发明实施方案中，低电容瞬态电压抑制器(TVS)器件将穿通可控硅整流器 (SCR)结构应用于高压侧转向二极管和/或低压侧转向二极管，且穿通可控硅整流器于此二 极管处实现保护节点处的低电容。此外，在某些实施方式中，可以通过连接两个或多个串联 的正向偏压二极管，调整瞬态电压抑制器器件的击穿电压。可针对单向或双向应用，配置低 电容瞬态电压抑制器器件。具体一点说，在某些实施方式中，通过完全或几乎完全耗尽接入 工作电压范围内保护节点的P-N结，瞬态电压抑制器器件可实现保护节点处的低电容。在这 种方式下，瞬态电压抑制器器件不向受保护数据针脚提供不合需要的寄生电容，尤其是在 高速应用中使用数据针脚时。 [0086] 在本发明中，瞬态电压抑制器(TVS)保护器件指的是保护受保护节点免受过电压 瞬态条件影响的保护器件，这些影响包含电压浪涌、电压尖峰等。瞬态电压抑制器保护器件 (“TVSdevice”)的运行方式：当超出瞬态电压抑制器器件击穿电压的浪涌电压被施加于保 护节点时，将过剩电流从保护节点处分流。瞬态电压抑制器器件可以是单向器件，也可以是 双向器件。单向瞬态电压抑制器具有不对称电流-电压特点，通常应用于保护其信号为单向 的电路节点—亦即始终高于或低于一定基准电压(如接地)的信号。例如，可以应用单向瞬 态电压抑制器来保护其正常信号为0V至5V正电压的电路节点。 [0087] 另一方面，双向瞬态电压抑制器具有对称电流-电压特点，通常应用于保护其信号 为双向或者其电压电平高于和低于基准电压(如接地)的电路节点。例如，可以应用双向瞬 态电压抑制器来保护其正常信号在接地上下对称变化的电路节点，如从-12V至12V。在这种 情况下，双向瞬态电压抑制器保护电路节点免受浪涌电压影响，后者在变化时会低于-12V 或高于12V。 [0088] 运行中瞬态电压抑制器器件处于阻断模式下，且不导电，除非保护节点处电压低 于瞬态电压抑制器器件的击穿电压时有可能发生的泄漏电流，此时的电压有时被称作反向 关态电压。也就是说，当保护节点处电压处于该节点正常电压范围内时，瞬态电压抑制器器 10 10 CN 111106107 A 说明书 6/14页 件不导电且处于阻断模式下。但是，在阻断模式期间，瞬态电压抑制器器件向保护节点提供 电容。当保护节点与高速数据针脚相关联时，处于阻断模式或不导电模式下的瞬态电压抑 制器器件的电容应该足够低，以免阻碍数据针脚的高速运行。 [0089] 在某些实施方式中，本发明瞬态电压抑制器器件在阻断模式下实现小于0.2pf的 低电容值。此外，本发明瞬态电压抑制器器件可实现1伏或更小的低击穿电压。本发明低电 容和低击穿电压瞬态电压抑制器器件可以有利地用于保护高速电子应用中的高速数据针 脚或输入-输出(I/O)端子，例如USB3.1数据总线数据总线或者VbyOne电缆中的 数据针脚。举例来说，数据信号可具有0.4V电压振幅。 [0090] 本发明瞬态电压抑制器器件给传统型瞬态电压抑制器器件带来许多优势。首先， 本发明瞬态电压抑制器器件的构造可确保浪涌电流的电流路径按横向流动，仅通过瞬态电 压抑制器器件的半导体器件结构。横向电流流动通过降低电流路径中电阻来改进瞬态电压 抑制器器件的钳位电压。其次，可以通过堆叠两个或多个串联的正向偏压二极管，调整瞬态 电压抑制器器件的击穿电压至所需数值。 [0091] 图1是本发明实施方案中双向瞬态电压抑制器器件的电路图。参见图1，瞬态电压 抑制器器件10(“TVSdevice10”)包含两套转向二极管，后者经耦合后可为两个输入-输出 (I/O)端子I/O1和I/O2提供浪涌保护。每套转向二极管包含一高压侧转向二极管和一低压 侧转向二极管。更具体地说，高压侧转向二极管DH1和低压侧转向二极管DL1被耦合于I/O端 子I/O1，用作保护节点。同时，高压侧转向二极管DH2和低压侧转向二极管DL2被耦合于I/O 端子I/O2，用作保护节点。I/O端子I/O1接入高压侧转向二极管DH1的阳极和低压侧转向二 极管DL1的阴极。类似地，I/O端子I/O2接入高压侧转向二极管DH2的阳极和低压侧转向二极 管DL2的阴极。高压侧转向二极管DH1的阴极端子接入节点N1，后者也是低压侧转向二极管 DL2的阳极。高压侧转向二极管DH2的阴极端子接入节点N2，后者也是低压侧转向二极管DL1 的阳极。 [0092] 在本发明实施方案中，应用穿通可控硅整流器结构(本文中称作“PT-SCR”)执行瞬 态电压抑制器器件10的每一低压侧转向二极管。在本说明中，SCR是电流控制的器件，包含 四层或四片替代P型和N型半导体材料，形成NPNP或PNPN结构。SCR的阳极是NPNP或PNPN结构 的最外P型层，而其阴极是NPNP或PNPN结构的最外N型层；同时，SCR的栅极接入最靠近阴极 的P型层。SCR可用符号表示为在其阴极端子处具有栅极端子的PN结二极管。如本文中应用， 穿通可控硅整流器指的是其中两个P型区域之间的N型区域基本耗尽至零伏偏置电压的 SCR。也就是说，由于N型区域耗尽，被N型区域分隔的两个P型区域被一起电短路至零伏偏置 电压。PT-SCR结构可确保保护节点处的低电容。 [0093] 在运行时，当正充电被施加于相对I/O端子I/O2的I/O端子I/O1，电流从端子I/O1 出发，流动经过二极管DH1、DL2(PT-SCR)，进入端子I/O2。类似地，当负充电被施加于相对I/ O端子I/O2的I/O端子I/O1，其作用与正充电施加于相对端子I/O1的端子I/O2等效，电流从 端子I/O2出发，流动经过二极管DH2、DL1(PT-SCR)，进入端子I/O1。 [0094] 换言之，施加于任一I/O端子的正充电电压将对充电I/O端子的高压侧转向二极管 (DH1或DH2)进行正向偏置；而当充电电压达到或超出低压侧转向二极管(DL2或DL1)的穿通 可控硅整流器的击穿电压(BV)时，充电电流会触发可控硅整流器，相应低压侧转向二极管 的可控硅整流器结构开启以传导电流。充电电流通过另一I/O端子退出。施加于任一I/O端 11 11 CN 111106107 A 说明书 7/14页 子的负充电电压将导致同一电流传导运行，就如同正充电电压被施加于另一I/O端子。 [0095] 图2是本发明实施方案中瞬态电压抑制器保护器件的横断面视图。特别地，图2中 的瞬态电压抑制器保护器件图解说明了某些实施中图1瞬态电压抑制器器件10的构造。图2 的横断面视图图解说明了瞬态电压抑制器器件10的电路元件，包含高压侧转向二极管DH1 和低压侧转向二极管DL2。可以理解：图2仅图解说明了部分瞬态电压抑制器保护器件，且瞬 态电压抑制器保护器件包含未在图2横断面视图中显示的其他元件。 [0096] 参见图2，在P+基片102上制作瞬态电压抑制器保护器件100(“TVSdevice100”)。在 本实施中，于P+基片102上形成P型外延层104。然后，于P型外延层104上形成N型掩埋层 (NBL)106。于N型掩埋层106上形成N型外延层(N-Epi层)108。由此建构起形成瞬态电压抑制 器器件所需的半导体结构。 [0097] 在本实施中，可应用沟道隔离结构120来界定并隔离用于形成分离电路元件的半 导体结构区域。在本实施中，沟道隔离结构120成形为加注有多晶硅层118的氧化物衬里沟 道，且沟道延伸至P+基片102。在其他实施中，沟道隔离结构120成形为加注有氧化物的沟 道。 [0098] 在沟道隔离结构120因此形成后，可界定形成高压侧转向二极管和低压侧转向二 极管的半导体结构中区域。在本实施中，高压侧转向二极管DH1成形为PN结二极管，后者的 阳极由重掺杂P+区域110形成，阴极由重掺杂N+区域112形成，两者都形成于N型外延层108 中。如此配置后，瞬态电压抑制器器件100向接入P+区域110的I/O端子I/O1提供低电容，因 为N型外延层108为轻掺杂。 [0099] 在本实施中，N阱(Well)区域114成形于N+区域112下方，从而形成深结。N阱114形 成的深结具有降低钳位电压的效应。N阱区域114为可选项，在本发明其他实施中可忽略。 [0100] 在介电层122中设置金属触点124，以接触P+区域110，形成高压侧转向二极管DH1 的阳极端子。同时，在介电层122中设置另一金属触点126，以接触N+区域112，形成高压侧转 向二极管DH1的阴极端子。就高压侧转向二极管DH1而言，其阳极端子124接入I/O端子I/O1； 而其阴极端子126接入节点N1，该节点之后再接入关于I/O端子I/O2的低压侧转向二极管 DL2阳极。 [0101] 在本发明实施方案中，应用穿通可控硅整流器(PT-SCR)结构形成关于I/O端子I/ O2的低压侧转向二极管DL2。在本实施中，穿通可控硅整流器结构由PNPN结构形成，包含P+ 区域111、N型外延层108、P阱116和N+区域113。P+区域111和P阱116都形成于N型外延层108。 N+区域113形成于P阱116中。P阱116是浮动的，也就是说，它不电气连接或偏置于任何电位。 在介电层122中设置金属触点126，以便还接触N+区域111，形成低压侧转向二极管DL2的穿 通可控硅整流器的阴极端子。同时，在介电层122中设置金属触点128，以接触N+区域113，形 成低压侧转向二极管DL2的穿通可控硅整流器的阴极端子。就低压侧转向二极管DL2而言， 其阳极端子126接入节点N1，该节点之后再接入关于I/O端子I/O1的高压侧转向二极管DH1 阴极(N+区域112)；而其阴极端子128接入I/O端子I/O2。通过保持P阱116浮动，可降低于I/O 端子(节点128)处所见电容。特别地，通向N型外延层108结的P阱116可实现I/O端子I/O2的 低电容。 [0102] 在运行中，由于N型外延层108的高电阻率，该外延层在零伏偏置电压下，从P+区域 111至P阱116被耗尽，进而形成穿通可控硅整流器结构。于是，在0V下，P+区域111短路至P阱 12 12 CN 111106107 A 说明书 8/14页 116和可控硅整流器的PNP晶体管；后者由P+区域111、N型外延层108和P阱116穿通形成。在 这种方式下，可控硅整流器结构(P+、N外延、P阱、N+)随时打开，但穿通可控硅整流器结构表 现得像是二极管，提供I/O端子I/O2处低电容。也就是说，在应用可控硅整流器结构执行低 压侧转向二极管DL2时，可控硅整流器表现得如同运行中二极管。 [0103] 在某些实施方式中，瞬态电压抑制器器件通过应用厚夹层介电层122或者双金属 层结构，还降低I/O端子处电容。 [0104] 图3是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。参见图3， 瞬态电压抑制器保护器件140(“TVSdevice140”)的构造方式与图2中的瞬态电压抑制器器 件100相同，除了P阱中形成的附加P+区域142。更具体地说，低压侧转向二极管DL2的穿通可 控硅整流器结构包含形成于P阱116中的P+区域142。P+区域142与N+区域113相分隔。P+区域 142也是浮动的，也就是说P+区域不电气连接或偏置于任何电位。在P+区域142和P阱116都 保持浮动的情况下，P阱116在高电压充电事件发生时仍会击穿。但是，N+区域113和P+区域 142将在反向偏压方向上导电，并在此方向上击穿。 [0105] 在本发明实施方案中，图2和3中瞬态电压抑制器保护器件的构造可提供保护节点 (I/O端子)处低电容，例如小于0.2pF；可以提供低击穿电压，例如小于1V。在其他实施中，可 以将瞬态电压抑制器保护器件N型外延层的掺杂级调节至击穿电压。在某些应用中，可能要 求较高的击穿电压，以便降低泄漏电流。在某些实施中，可以减小N型外延层108的掺杂级， 以便提高穿通可控硅整流器结构的击穿电压。在某些示例中，可以实现具有5V击穿电压的 瞬态电压抑制器器件。 [0106] 图2和3图解说明了部分瞬态电压抑制器保护器件，包含第一I/O端子的高压侧转 向二极管和第二I/O端子的低压侧转向二极管。可以理解：瞬态电压抑制器保护器件包含就 第一I/O端子而言，应用同一穿通可控硅整流器结构形成的低压侧转向二极管；以及就第二 I/O端子而言的高压侧转向二极管。 [0107] 在图2和3所示的实施中，应用穿通可控硅整流器结构形成瞬态电压抑制器器件的 低压侧转向二极管。在其他实施中，应用穿通可控硅整流器结构形成瞬态电压抑制器保护 器件的高压侧转向二极管；同时形成作为传统型PN结二极管的低压侧转向二极管。但在其 他实施中，瞬态电压抑制器器件的高压侧转向二极管和低压侧转向二极管的形成都应用了 穿通可控硅整流器结构。 [0108] 图13是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。参见图 13，瞬态电压抑制器保护器件400(“TVSdevice400”)的构造方式与图2中的瞬态电压抑制器 器件100相同，除了N型外延层中形成的附加N阱144。更具体地说，低压侧转向二极管DL2的 穿通可控硅整流器结构包含形成于N型外延层108中的N阱144。N阱144在P+区域111与P阱 116之间形成。N阱144是浮动的，也就是说它不电气连接或偏置于任何电位。可以将N阱144 包含在瞬态电压抑制器器件400内，以提高穿通可控硅整流器结构N型区域的掺杂级，进而 提高瞬态电压抑制器器件的击穿电压。 [0109] 图14是本发明可选实施方案中瞬态电压抑制器保护器件的横断面视图。参见图 14，瞬态电压抑制器保护器件450(“TVSdevice450”)的构造方式与图2中的瞬态电压抑制器 器件100相同，除了N型外延层中形成的附加N型补偿区域146。更具体地说，低压侧转向二极 管DL2的穿通可控硅整流器结构包含形成于N型外延层108中，罩住P+区域111的N型补偿区 13 13 CN 111106107 A 说明书 9/14页 域146。也就是说，P+区域111形成于N型补偿区域146内部。N型补偿区域146具有提高N型外 延层108掺杂级的效应，并因而提高击穿电压。N型补偿区域146可能具有类似于N阱的掺杂 级。作为替代，N型补偿区域146可具有不同于N阱的掺杂级。可以选择N型补偿区域146的掺 杂级，以实现穿通可控硅整流器器件所需击穿电压。 [0110] 图4(包含图4a)是本发明实施方案中瞬态电压抑制器保护器件的顶视图。图1的瞬 态电压抑制器器件10电路图复制为图4中的图4a。提供图4，以图解说明瞬态电压抑制器保 护器件的整体物理布局，但是并没有作出限制的意思。作为技术领域中的普通技能之一，我 们欣赏这样的做法：瞬态电压抑制器保护器件的实际物理布局有所不同，可包含图4中未显 示的其他元件。 [0111] 参见图4，本发明的瞬态电压抑制器保护器件150形成于半导体层中。在本实施中， 半导体层152包含P+半导体基片；该基片具有形成于其上的P型外延层，形成于P型外延层上 的N型掩埋层以及形成于N型掩埋层上的N型外延层。瞬态电压抑制器保护器件 (“TVSdevice”)150包含沿半导体层152主面上第一方向横向布置的半导体区域多个指。每 一个指的形成通过：第一掺杂区域和沿正交于半导体主面上第一方向的轴，在第二方向上 纵向布置，具有相反导电类型的第二掺杂区域。多个指的布置使得具有相反导电类型的掺 杂区域可以形成邻近的指。也就是说，可通过具有第一导电类型的第一掺杂区域和具有第 二导电类型的第二掺杂区域形成第一个指。然后，通过具有第二导电类型的第一掺杂区域 和具有第一导电类型的第二掺杂区域可形成邻近第一个指的第二个指。 [0112] 如此配置后，瞬态电压抑制器器件150包含区域154，于其中形成高压侧转向二极 管的二极管结构；包含区域156，于其中形成低压侧转向二极管的穿通可控硅整流器结构。 元件170指示沟道隔离结构。导电线路将二极管和穿通可控硅整流器结构连接起来，形成图 4a中的瞬态电压抑制器器件。例如，可以应用导电线路，将高压侧转向二极管的阳极接入I/ O端子I/O1，将高压侧转向二极管的阴极接入I/O端子I/O2低压侧转向二极管的穿通可控硅 整流器结构。 [0113] 在本发明实施方案中，由金属垫158形成I/O端子。在某些实施方式中，金属垫158 为金属2层。在钝化层中形成开口160，暴露部分金属垫158。然后形成聚酰亚胺层，在聚酰亚 胺层中再次形成开口162，暴露部分金属垫158。在某些实施方式中，应用芯片级半导体封装 构造封装瞬态电压抑制器器件150，并将金属垫158用作形成一个或多个铜柱凸块的垫，就 此形成I/O端子的触点。通过应用铜柱凸块，可以将I/O端子的金属垫面积变得更小，并显著 降低I/O端子处的电容。 [0114] 在图4中，用以暴露金属垫158的开口160和162成形为单个大型矩形开口。在其他 实施方式中，可以使用多个小型开口，而非单个大型开口。可以通过形成于每一开口中的一 个或多个铜柱凸块，应用一系列开口。如果是芯片级封装，可以在一系列开口中形成一排铜 柱凸块，以向金属垫提供电气连接。 [0115] 图5是本发明可选实施方案中瞬态电压抑制器保护器件的顶视图。参见图5，瞬态 电压抑制器器件155包含应用分离金属垫部分158形成的I/O端子，其中的每一金属垫部分 经配置后可以接收一个或多个铜柱凸块。在每一金属垫部分中，于钝化层中形成开口160， 以暴露金属垫158的一部分。然后形成聚酰亚胺层，在聚酰亚胺层中再次形成开口162，暴露 部分金属垫158。然后可以在开口162中形成铜柱凸块，从而实现对金属垫部分158的电气连 14 14 CN 111106107 A 说明书 10/14页 接。以这种方式，可完成对金属垫158的电气连接，同时降低I/O端子处的电容。 [0116] 在传统型瞬态电压抑制器器件中，可应用大得足以容纳接合线的接合垫，以形成 I/O端子。接合垫将大量电容引入I/O端子。在参见图4和5说明的实施中，消除了传统型接合 垫结构。相反，应用尺寸小于接合垫的金属垫158。在某些情况下，应用芯片级封装构造封装 瞬态电压抑制器器件，并可应用铜柱凸块，接入金属垫。以这种方式，可以消除通过应用容 纳接合线的大型接合垫引入的寄生电容，且瞬态电压抑制器器件可以实现I/O端子处更低 的电容。 [0117] 在本发明可选实施方案中，可以在二极管/穿通可控硅整流器结构上直接定位金 属垫158，而不是在无效区中二极管/穿通可控硅整流器结构侧面形成金属垫158；也就是说 在区域154和156界定的器件有效区中。可以应用过孔，接入导电线路，使掺杂区域与上覆金 属垫接触。 [0118] 在某些应用中，需要提高了击穿电压的瞬态电压抑制器保护器件。提高瞬态电压 抑制器保护器件的击穿电压可产生降低通过该器件泄漏电流的效应。在某些实施方式中， 可应用堆叠式二极管结构构造瞬态电压抑制器保护器件，以提高击穿电压，降低泄漏电流。 图6(包含图6a)是本发明可选实施方案中瞬态电压抑制器保护器件的顶视图。提供图6，以 图解说明瞬态电压抑制器保护器件的整体物理布局，但是并没有做出限制的意思。作为技 术领域中的普通技能之一，我们欣赏这样的做法：瞬态电压抑制器保护器件的实际物理布 局有所不同，可包含图6中未显示的其他元件。 [0119] 参见图6a，瞬态电压抑制器器件20的构造方式类似于图1中的瞬态电压抑制器器 件10，除了应用堆叠式二极管结构形成的高压侧转向二极管。特别地，瞬态电压抑制器器件 20包含一对串联二极管DH1a和DH1b作为I/O端子I/O1的高压侧转向二极管。瞬态电压抑制 器器件20还包含一对串联二极管DH2a和DH2b作为I/O端子I/O2的高压侧转向二极管。在本 说明中，堆叠式二极管结构指的是串联的两个或多个二极管，其中一个二极管的阴极接入 另一个二极管的阳极。串联的第一个二极管的阳极耦合于I/O端子，且串联的最后一个二极 管的阴极耦合于浮动节点(N1或N2)。 [0120] 堆叠式二极管结构可有效提高瞬态电压抑制器器件的击穿电压，同时不会提高I/ O端子处电容。特别地，每一I/O端子都接入/穿通可控硅整流器结构作为低压侧转向二极 管，从而确保低电容。同时，应用堆叠式二极管结构执行高压侧转向二极管，其中的一个或 多个附加串联二极管添加附加二极管压降至击穿电压。例如，二极管DH1b添加0.7伏压降至 击穿电压。但是，添加二极管DH1b并不会给I/O端子增添附加电容，因为堆叠式二极管 (DH1b、DH2b)未接入I/O端子。相应地，在某些实施方式中，可以针对堆叠式二极管(DH1b、 DH2b)构造大型器件尺寸，以实现低电阻并改进钳位电压。 [0121] 图6图解说明了执行图6a瞬态电压抑制器器件20的瞬态电压抑制器保护器件布 局。参见图6，瞬态电压抑制器保护器件180(“TVSdevice180”)的构造方式类似于图4中瞬态 电压抑制器保护器件150，除了堆叠式二极管和I/O端子结构。如图6中所示，瞬态电压抑制 器器件180包含区域184，其中形成高压侧转向二极管的第一二极管(DH1a、DH2a)；包含区域 186，其中形成低压侧转向二极管的穿通可控硅整流器结构。瞬态电压抑制器器件180还包 含区域188，其中形成堆叠式二极管(DH1b、DH2b)。如图6的图解说明，形成的每一堆叠式二 极管(DH1b、DH2b)应用了大大超过第一二极管(DH1a、DH2a)的器件面积。以此方式，瞬态电 15 15 CN 111106107 A 说明书 11/14页 压抑制器保护器件180通过降低电阻和泄漏，实现击穿电压的提高，同时维持I/O端子处的 同一低电容。 [0122] 在图6所示实施中，应用金属垫结构190形成每一I/O端子，从而还形成接合垫195 以接收接合线图解说明了传统型接合垫连接的示例。如上所述，因其尺寸和通向下方 硅基片的电容，接合垫195可引入通向I/O端子的附加电容。如果需要还降低电容，可以应用 参见图4和5说明的金属垫结构，形成至I/O端子的连接。图6中的金属垫结构190和接合垫 195仅供图解说明，并没有做出限制的意思。 [0123] 在图6说明的实施中，堆叠式二极管结构包含一对串联的二极管。图6仅供图解说 明，并没有作出限制的意思。在其他实施方式中，可以应用堆叠式二极管结构，针对高压侧 转向二极管(正向偏置二极管)构造瞬态电压抑制器器件，其中的堆叠式二极管结构包含两 个或多个串联二极管。可以选择二极管的数量，以实现所需的瞬态电压抑制器器件击穿电 压。 [0124] 图7是本发明实施方案中双向瞬态电压抑制器保护器件的电路图。参见图7，瞬态 电压抑制器器件200包含两套转向二极管，它们经耦合后可提供针对输入-输出(I/O)端子 的浪涌保护。每套转向二极管包含一高压侧转向二极管和一低压侧转向二极管。更具体地 说，高压侧转向二极管DH1和低压侧转向二极管DL1耦合于I/O端子I/O1作为保护节点。同 时，高压侧转向二极管DH2和低压侧转向二极管DL2耦合于I/O端子I/O2作为保护节点。I/O 端子I/O1接入高压侧转向二极管DH1的阳极和低压侧转向二极管DL1的阴极。类似地，I/O端 子I/O2接入高压侧转向二极管DH2的阳极和低压侧转向二极管DL2的阴极。二极管DH1和DH2 的阴极端子接入节点N1。二极管DL1和DL2的阳极端子接入节点N2。 [0125] 瞬态电压抑制器器件200还包含阻断二极管DB作为钳位装置。在图7中所示示例 中，阻断二极管DB具有接入节点N1的阴极和接入节点N2的阳极。在双向瞬态电压抑制器器 件200中，节点N1和N2是浮动的，也就是说，它们不电气连接或偏置于任何电位。 [0126] 在瞬态电压抑制器器件200中，参见图2和3，应用上述穿通可控硅整流器结构，执 行低压侧转向二极管DL1和DL2。以此方式，瞬态电压抑制器器件200可实现I/O端子处的低 电容。 [0127] 在某些实施方式中，应用一个二极管和一个可控硅整流器执行钳位装置。在某些 实施方式中，可以按共同分配的美国专利应用序列号15/605,662所述构造钳位装置；其标 题为“低电容双向瞬态电压抑制器”，现在归属美国专利号10，062，682，于此通过引用其整 体并入。图8是本发明实施方案方案中双向瞬态电压抑制器保护器件的电路图。特别地，图 解说明了瞬态电压抑制器保护器件220，包含连接二极管的NMOS晶体管M1形成的钳位装置 240；该晶体管集成有二极管触发的可控硅整流器(SCR)，后者具有一个阳极、一个阴极和一 个栅极。特别地，可控硅整流器由一PNP双极晶体管Q1和一NPN双极晶体管Q2形成。瞬态电压 抑制器保护器件220基于前述‘682专利的图6中瞬态电压抑制器器件20。在‘682专利中说明 了钳位装置240的构造和操作，且该说明不在此重复。简而言之，作为对施加于超出给定电 压电平的保护节点之一的电压的响应，连接二极管的NMOS晶体管在可控硅整流器处触发电 流流动，且可控硅整流器在钳位电压下对相应保护节点处电压予以钳位。在瞬态电压抑制 器保护器件220中，参见图2和3，应用上述穿通可控硅整流器结构，执行低压侧转向二极管 DL1和DL2。以此方式，瞬态电压抑制器器件220可实现I/O端子处的低电容。 16 16 CN 111106107 A 说明书 12/14页 [0128] 图9是本发明可选实施方案中双向瞬态电压抑制器保护器件的电路图。参见图9， 瞬态电压抑制器器件50包含两套转向二极管，经耦合后可提供对于两个输入-输出(I/O)端 子I/O1和I/O2的浪涌保护。每一套转向二极管包含一个高压侧转向二极管和一个低压侧转 向二极管。更具体地说，高压侧转向二极管DH1和低压侧转向二极管DL1耦合于I/O端子I/O1 作为保护节点。同时，高压侧转向二极管DH2和低压侧转向二极管DL2耦合于I/O端子I/O2作 为保护节点。I/O端子I/O1接入高压侧转向二极管DH1的阳极和低压侧转向二极管DL1的阴 极。类似地，I/O端子I/O2接入高压侧转向二极管DH2的阳极和低压侧转向二极管DL2的阴 极。高压侧转向二极管DH1的阴极端子接入节点N1，后者也是低压侧转向二极管DL2的阳极。 高压侧转向二极管DH2的阴极端子接入节点N2，后者也是低压侧转向二极管DL1的阳极。 [0129] 在本实施中，按上述说明，应用穿通可控硅整流器结构，分别执行瞬态电压抑制器 器件50的每一低压侧转向二极管。穿通可控硅整流器结构确保所见I/O端子耦合于其中的 低电容。此外，在本实施中，应用MOS触发的可控硅整流器结构，分别执行瞬态电压抑制器器 件50的每一高压侧转向二极管。MOS触发的可控硅整流器结构可以使瞬态电压抑制器器件 实现低击穿电压，例如低于5V。特别地，可以调节MOS晶体管的阈值电压，以实现瞬态电压抑 制器器件的低击穿电压。 [0130] 图10是本发明实施方案中瞬态电压抑制器保护器件的横断面视图。特别地，图10 的瞬态电压抑制器保护器件图解说明了某些实施中图9的瞬态电压抑制器器件50的构造。 图10的横断面视图图解说明了瞬态电压抑制器器件50的电路元件，该器件包含高压侧转向 二极管DH1和低压侧转向二极管DL2。可以理解：图10仅图解说明了部分瞬态电压抑制器保 护器件，且瞬态电压抑制器保护器件包含图10横断面视图中未显示的其他元件。 [0131] 参见图10，在P+基片302上制作瞬态电压抑制器保护器件300(“TVSdevice300“)。 在本实施中，于P+基片302上形成P型外延层304。然后，于P型外延层304上形成N型掩埋层 (NBL)306。再于N型掩埋层306上形成N型外延层(N-Epilayer)308。从而构造形成瞬态电压 抑制器器件的半导体结构。 [0132] 在本实施中，应用沟道隔离结构320来界定并隔离形成分离电路元件的半导体结 构区域。在本实施中，沟道隔离结构320成形为加注多晶硅层318的氧化物衬里沟道，且沟道 延伸至P+基片302。在其他实施中，沟道隔离结构320成形为加注有氧化物的沟道。 [0133] 如此形成沟道隔离结构320后，可以界定形成高压侧转向二极管和低压侧转向二 极管的半导体结构中区域。在本实施中，高压侧转向二极管DH1形成为MOS触发的可控硅整 流器结构。可控硅整流器结构由PNPN结构形成，后者包含P+区域310、N型外延层308、P型补 偿(P-Comp)区域314和N+区域317。P型补偿区域314是浮动的，也就是说，它不电气连接或偏 置于任何电位。NMOS晶体管形成于P型补偿区域314中。特别地，包含一栅电极和一栅极介电 层地栅极结构330形成于P型补偿区域314上方，且作为漏区和源区定位于N+区域315和317 之间。N+区域315形成MOS晶体管的漏区，且电短路至MOS晶体管的栅电极。以此方式，MOS晶 体管表现得象是栅控二极管，且在MOS晶体管接通时，电流从N+漏区315流动至N+源区317。 如此配置后，MOS触发的可控硅整流器可提供二极管压降外加MOS晶体管阈值电压。可以调 节MOS晶体管的阈值电压，以获得瞬态电压抑制器器件300所需击穿电压。在运行中，一旦流 经MOS晶体管的电流足以接通可控硅整流器，则可控硅整流器会传导电流且MOS晶体管电流 不再相关。 17 17 CN 111106107 A 说明书 13/14页 [0134] 在MOS触发的可控硅整流器结构中，于P型补偿区域314中提供P+区域319，作为体 接触区域。P+区域319电短路至N+源区317。在介电层322中设置金属触点324，接触P+区域 310，以形成MOS触发可控硅整流器的阳极端子。同时，在介电层322中设置金属触点328，接 触N+区域317和P+体接触区域319，以形成MOS触发可控硅整流器的阴极端子。 [0135] 在本发明实施方案中，如上述说明，应用穿通可控硅整流器(PT-SCR)结构，形成I/ O端子I/O2的低压侧转向二极管DL2。更具体地说，穿通可控硅整流器结构由PNPN结构形成， 后者包含P+区域311、N型外延层308、P阱316和N+区域313。N+区域313形成于P阱316内部。P 阱316是浮动的，也就是说，它不电气连接或偏置于任何电位。在介电层322中设置金属触点 328，接触P+区域311，以形成低压侧转向二极管DL2穿通可控硅整流器的阳极端子。同时，在 介电层322中设置金属触点328，接触N+区域313，以形成低压侧转向二极管DL2穿通可控硅 整流器的阴极端子。通过保持P阱316浮动，可降低于I/O端子(节点328)处所见电容。特别 地，P阱316至N型外延层308结可实现I/O端子I/O2的低电容。 [0136] 在某些实施方式中，P型补偿区域314的掺杂级高于N型外延层308，但低于重掺杂P +区域319，可用于设置接触P型补偿区域314的欧姆触点。在某些实施方式中，P型补偿区域 314的掺杂级类似于P阱316，但是其表面掺杂级可能低于P阱316，以便调整MOS晶体管的阈 值电压。在本发明可选实施方案中，P型补偿区域314可形成为P阱区域；也就是说，具有与P 阱区域316相同的掺杂级。在使用P阱区域代替P型补偿区域时，可以应用表面掺杂来调节 MOS晶体管沟道区处的掺杂浓度。 [0137] 在本发明可选实施方案中，可以按与图13所示相同的方式，将N阱添加进穿通可控 硅整流器器件的N型外延层308，以提高该器件的击穿电压。作为替代，在其他实施方式中， 可以按与图14所示相同的方式，将N型补偿区域添加进穿通可控硅整流器器件的N型外延层 308，以提高该器件的击穿电压。此外，在还的可选实施方案中，可以将N阱添加进MOS触发的 可控硅整流器器件，如图15中所示。图15是本发明可选实施方案中瞬态电压抑制器保护器 件的横断面视图。参见图15，按与图10瞬态电压抑制器器件300相同的方式，构造瞬态电压 抑制器保护器件500(“TVSdevice500“)，MOS触发可控硅整流器的N型外延层308形成的附加 N阱区域350除外。更具体地说，N阱区域350形成于邻近P型补偿区域314的地方。可以添加N 阱区域350，以提高MOS触发可控硅整流器器件的击穿电压。 [0138] 图11是本发明可选实施方案中双向瞬态电压抑制器保护器件的电路图。参见图 11，瞬态电压抑制器器件70包含两套转向二极管，经耦合后可为两个输入-输出(I/O)端子 I/O1和I/O2提供浪涌保护。每套转向二极管包含一个高压侧转向二极管和一个低压侧转向 二极管。 [0139] 在本发明实施方案中，可应用穿通可控硅整流器(PT-SCR)结构，构造低压侧转向 二极管DL1和DL2。同时，可应用PN结二极管、穿通可控硅整流器结构或者MOS触发的可控硅 整流器结构，构造每一高压侧转向二极管DH1和DH2。以上参见图2和3，说明了PN结二极管和 穿通可控硅整流器结构。以上还参见图9和10，说明了MOS触发的可控硅整流器结构。如此配 置后，瞬态电压抑制器器件70可实现低电容，同时优化瞬态电压抑制器器件的击穿电压，并 减小I/O端子处的泄漏电流。 [0140] 以上说明的实施阐明了各类双向瞬态电压抑制器保护器件。在本发明可选实施方 案中，也可将穿通可控硅整流器结构和MOS触发的可控硅整流器结构应用于单向瞬态电压 18 18 CN 111106107 A 说明书 14/14页 抑制器保护器件。在单向瞬态电压抑制器保护器件中，高压侧转向二极管和低压侧转向二 极管耦合于保护节点和地电位之间。 [0141] 图12是本发明可选实施方案中单向瞬态电压抑制器保护器件的电路图。参见图 12，瞬态电压抑制器器件90包含高压侧转向二极管DH1和低压侧转向二极管DL1，两者背靠 背接入保护节点(I/O端子)并接地。特别地，高压侧转向二极管的阳极和低压侧转向二极管 的阴极接入I/O端子。同时，高压侧转向二极管的阴极和低压侧转向二极管的阳极接入接地 端子。 [0142] 在本发明实施方案中，应用穿通可控硅整流器(PT-SCR)结构，构造低压侧转向二 极管DL1。同时，可应用PN结二极管、穿通可控硅整流器结构或者MOS触发的可控硅整流器结 构，构造高压侧转向二极管DH1。以上参见图2和3，说明了PN结二极管和穿通可控硅整流器 结构。还参见图9和10，说明了MOS触发的可控硅整流器结构。瞬态电压抑制器器件90可以实 现低电容，同时优化瞬态电压抑制器器件的击穿电压，并减小I/O端子处的泄漏电流。 [0143] 可以按许多不同方式实施本发明，包含作为过程、作为器械、作为系统和/或作为 物质组成。在本规范中，这些实施或者本发明可采取的任何其他形式，都可被称作技艺。一 般来说，可以在本发明范围内，更改披露工艺的步骤次序。 [0144] 以下提供有关本发明一项或多项实施的详细说明，同时随附图解说明发明原理的 图片。对于发明的说明结合了这类实施，但该发明并不局限于任何实施。发明范围仅受要求 限制，且发明包含了许多替换项、修改和等效项。在以下说明中陈述了许多具体细节，以提 供对于本发明的彻底理解。提供这些细节仅出于举例的目的，且可以按照要求实际操作本 发明，而无需了解部分或全部这些具体细节。出于澄清的目的，未详细说明与本发明相关技 术领域中已知的技术资料，以使本发明不致产生不必要的模糊不清。 [0145] 提供以上详述说明，以阐明本发明的具体实施，且并没有作出限制的意思。在本发 明范围内可以做出许多修改和变更。本发明由所附权利要求予以界定。 19 19 CN 111106107 A 说明书附图 1/9页 图1 图2 20 20 CN 111106107 A 说明书附图 2/9页 图3 图4 21 21 CN 111106107 A 说明书附图 3/9页 图4a 图5 22 22 CN 111106107 A 说明书附图 4/9页 图6 图6a 23 23 CN 111106107 A 说明书附图 5/9页 图7 图8 24 24 CN 111106107 A 说明书附图 6/9页 图9 图10 25 25 CN 111106107 A 说明书附图 7/9页 图11 图12 26 26 CN 111106107 A 说明书附图 8/9页 图13 图14 27 27 CN 111106107 A 说明书附图 9/9页 图15 28 28
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