Pg电子游戏：一种双向瞬态电压抑制保护电路pdf
一种双向瞬态电压抑制保护电路，包含两个高侧二极管、两个低侧二极管、钳位电路和触发电路。该双向瞬态电压抑制保护电路用于实现受保护节点处的低电容，改善电压箝位，在浪涌事件时提供强劲的保护。
(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116316507 A (43)申请公布日 2023.06.23 (21)申请号 8.8 (51)Int.Cl . H02H 9/04 (2006.01) (22)申请日 2018.05.15 H02H 1/04 (2006.01) (30)优先权数据 H02M 1/088 (2006.01) 15/605,662 2017.05.25 US H02M 1/00 (2007.01) (62)分案原申请数据 H01L 27/02 (2006.01) 1.6 2018.05.15 (71)申请人 万国半导体（开曼）股份有限公司 地址 英属西印度群岛，开曼群岛，大开曼岛 KY1-1107 ，邮政信箱709 ，玛丽街122 号，和风楼 (72)发明人 雪克 ·玛力卡勒强斯瓦密史宁 (74)专利代理机构 上海元好知识产权代理有限 公司 31323 专利代理师 张妍张静洁 权利要求书2页 说明书12页 附图13页 (54)发明名称 一种双向瞬态电压抑制保护电路 (57)摘要 一种双向瞬态电压抑制保护电路，包含两个 高侧二极管、两个低侧二极管、钳位电路和触发 电路。该双向瞬态电压抑制保护电路用于实现受 保护节点处的低电容，改善电压箝位，在浪涌事 件时提供强劲的保护。 A 7 0 5 6 1 3 6 1 1 N C CN 116316507 A 权利要求书 1/2页 1.一种双向瞬态电压抑制保护电路，其特征在于，包括： 第一高侧二极管，其具有耦合到第一受保护节点的阳极和耦合到第一节点的阴极； 第一低侧二极管，其具有耦合到第一受保护节点的阴极和耦合到第二节点的阳极； 第二高侧二极管，其具有耦合到第二受保护节点的阳极和耦合到第一节点的阴极； 第二低侧二极管，其具有耦合到第二受保护节点的阴极和耦合到第二节点的阳极； 钳位电路，其包括与可控硅SCR集成的MOS晶体管，其中SCR具有耦合到第一节点的阳 极、耦合到第二节点的阴极和一个栅极端，其中MOS晶体管具有通过第一电阻耦合到SCR阳 极的第一电流端，耦合到第二节点的第二电流端，和一个栅极端；以及 触发电路，其包括串联在第一节点和第二节点之间的第二电阻和第一电容，其中第二 电阻和第一电容之间的第三节点耦合到MOS晶体管的栅极和SCR的栅极， 其中响应于施加到其中一个受保护节点的电压超过第一电压电平，触发电路驱动MOS 晶体管使电流流过SCR以触发SCR动作并且SCR钳定相应受保护节点处的电压在钳位电压。 2.如权利要求1所述的双向瞬态电压抑制保护电路，其特征在于，所述钳位电路在触发 电压下触发SCR动作，所述触发电压为所述MOS晶体管阈值电压的函数。 3.如权利要求1所述的双向瞬态电压抑制保护电路，其特征在于，所述MOS管包括NMOS 管，所述触发电路还包括反相器，所述反相器耦合所述第三节点，为所述MOS管的栅极和所 述SCR的栅极提供驱动信号，驱动信号在第三节点处具有信号的反相状态。 4.如权利要求1所述的双向瞬态电压抑制保护电路，其特征在于，所述SCR包括： PNP双极晶体管，其发射极耦合到第一节点，其基极通过第一电阻耦合到第一节点，并 耦合到MOS晶体管的第一电流端，其集电极端为SCR栅极端；和 NPN双极晶体管，其集电极耦合到PNP双极晶体管的基极，其基极耦合到PNP双极晶体管 的集电极，其发射极耦合到第二节点，其基极通过第三个电阻耦合到通过第三个电阻其发 射极端子。 5.如权利要求4所述的双向瞬态电压抑制保护电路，其特征在于，所述MOS管包括NMOS 管，其第一电流端与PNP双极管的基极相连，第二电流端与NPN双极管的发射极相连，栅极端 子耦合到SCR的栅极端子和触发电路。 6.如权利要求5所述的双向瞬态电压抑制保护电路，其特征在于，所述保护电路形成于 半导体层上的掺杂区，所述第一电阻为N型阱区电阻，所述第三电阻为P型阱区电阻。 7.如权利要求1所述的双向瞬态电压抑制保护电路，其特征在于，第一和第二高侧二极 管以及第一和第二低侧二极管中的每一个在零伏偏置电压下被耗尽。 8.如权利要求7所述的双向瞬态电压抑制保护电路，其特征在于，当所述第一或第二受 保护节点的电压在给定电压范围内时，所述TVS保护电路处于阻断模式，所述第一或第二受 保护节点的电容小于0.2pf。 9.如权利要求1所述的双向瞬态电压抑制保护电路，其特征在于，所述第一节点和第二 节点电浮置。 10.如权利要求9所述的双向瞬态电压抑制保护电路，其特征在于，响应于施加到第一 或第二受保护节点的击穿电压，第一节点比第二节点偏置得更正，触发电路驱动MOS晶体管 导通，MOS晶体管导通以触发SCR动作并钳定第一节点和第二节点之间的电压。 11.如权利要求2所述的双向瞬态电压抑制保护电路，其特征在于，响应于施加到第一 2 2 CN 116316507 A 权利要求书 2/2页 受保护节点的正击穿电压，第一高侧二极管被正向偏置；响应正击穿电压超过触发电压，钳 位电路被触发SCR动作，SCR导通，电流从第一节点导通到第二节点，第二低侧二极管正向偏 置，电流通过第二受保护节点退出。 12.一种双向瞬态电压抑制保护电路，其特征在于，包括： 第一高侧二极管与第一可控硅SCR集成，其中第一高侧二极管的阳极和第一SCR的阳极 耦合到第一受保护节点，第一高侧二极管的阴极和第一SCR的阴极耦合到第一节点； 第一低侧二极管，其具有耦合到第一受保护节点的阴极和耦合到第二节点的阳极； 第二高侧二极管与第二可控硅SCR集成，其中第二高侧二极管的阳极和第二SCR的阳极 耦合到第二受保护节点，第二高侧二极管的阴极和第二SCR的阴极耦合到第二节点； 第二低侧二极管，其具有耦合到第二受保护节点的阴极和耦合到第一节点的阳极； 其中响应于施加到一个受保护节点的电压超过第一电压电平，第一或第二SCR被触发 以引起电流流动并且相应SCR将相应受保护节点处的电压钳定在钳位电压。 13.如权利要求12所述的双向瞬态电压抑制保护电路，其特征在于，第一和第二高侧二 极管以及第一和第二低侧二极管中的每一个在零伏的偏置电压下被耗尽。 14.一种双向电路瞬态电压抑制保护电路，其特征在于，包括： 第一高侧二极管，其具有耦合到第一受保护节点的阳极和耦合到第一节点的阴极； 与第一可控硅SCR集成的第一低侧二极管，其中第一低侧二极管的阳极和第一SCR的阳 极耦合到第二节点，第一低侧二极管的阴极和第一SCR的阴极耦合到第一受保护节点； 第二高侧二极管，其具有耦合到第二受保护节点的阳极和耦合到第二节点的阴极； 与第二可控硅SCR集成的第二低侧二极管，其中第二低侧二极管的阳极和第二SCR的阳 极耦合到第一节点，第二低侧二极管的阴极和第二SCR的阴极耦合到第二受保护节点， 其中响应于施加到一个受保护节点的电压超过第一电压电平，第一或第二SCR被触发 以引起电流流动并且相应SCR将相应受保护节点处的电压钳定在钳位电压。 15.如权利要求14所述的双向瞬态电压抑制保护电路，其特征在于，第一和第二高侧二 极管以及第一和第二低侧二极管中的每一个在零伏的偏置电压下被耗尽。 3 3 CN 116316507 A 说明书 1/12页 一种双向瞬态电压抑制保护电路 [0001] 本案是分案申请 [0002] 原案发明名称：高电容双向瞬态电压抑制器 [0003] 原案申请号：1.6 [0004] 原案申请日：2018年5月15日 技术领域 [0005] 本发明涉及一种双向瞬态电压抑制电路。 背景技术 [0006] 电压和电流瞬变是电子系统中集成电路故障的主要诱因。瞬变来自于系统内部和 外部的各种来源。例如，瞬变的常见来源包含电源的正常开关操作、交流线路波动、雷电浪 涌以及静电放电(ESD)等。 [0007] 瞬态电压抑制器(TVS)常用于保护集成电路不受集成电路中的瞬态或过电压现象 造成的损坏。过电压保护对于消费设备或物联网设备来说非常重要，因为这些电子设备暴 露于频繁的人工操作，因此可能容易受到ESD或瞬态电压事件的影响，对设备造成损坏。 [0008] 尤其是电源引脚和电子器件的数据引脚都要求对ESD事件或开关和雷电瞬态事件 造成的过电压情况提供保护。通常来说，电源引脚要求高浪涌保护，但可以承受较高电容的 保护设备。同时，数据引脚可以在很高的数据速度下工作，需要保护设备用低电容提供浪涌 保护，而不会影响受保护的数据引脚的数据速度。 [0009] 现有的用于高速应用中输入/输出(I/O)终端的TVS保护方案，存在于垂直型和水 平型的半导体电路结构中。在传统的垂直非定向结构中，发生ESD时，I/O电流从高端和低端 转向二极管中流出，垂直流向地。然而，当这些垂直结构用于传统的双向TVS时，I/O电流垂 直流动，然后通过第二个I/O端，水平流向地。由于电流水平流动，垂直电流和水平电流通路 之间的寄生电阻会增大，从而降低了箝位电压。 发明内容 [0010] 本发明提供一种双向瞬态电压抑制电路，用于实现受保护节点处的低电容，改善 电压箝位，在浪涌事件时提供强劲的保护。 [0011] 为了达到上述目的，本发明提供一种双向瞬态电压抑制保护电路，包括： [0012] 第一高侧二极管，其具有耦合到第一受保护节点的阳极和耦合到第一节点的阴 极； [0013] 第一低侧二极管，其具有耦合到第一受保护节点的阴极和耦合到第二节点的阳 极； [0014] 第二高侧二极管，其具有耦合到第二受保护节点的阳极和耦合到第一节点的阴 极； [0015] 第二低侧二极管，其具有耦合到第二受保护节点的阴极和耦合到第二节点的阳 4 4 CN 116316507 A 说明书 2/12页 极； [0016] 钳位电路，其包括与可控硅SCR集成的MOS晶体管，其中SCR具有耦合到第一节点的 阳极、耦合到第二节点的阴极和一个栅极端，其中MOS晶体管具有通过第一电阻耦合到SCR 阳极的第一电流端，耦合到第二节点的第二电流端，和一个栅极端；以及 [0017] 触发电路，其包括串联在第一节点和第二节点之间的第二电阻和第一电容，其中 第二电阻和第一电容之间的第三节点耦合到MOS晶体管的栅极和SCR的栅极， [0018] 其中响应于施加到其中一个受保护节点的电压超过第一电压电平，触发电路驱动 MOS晶体管使电流流过SCR以触发SCR动作并且SCR钳定相应受保护节点处的电压在钳位电 压。 [0019] 所述钳位电路在触发电压下触发SCR动作，所述触发电压为所述MOS晶体管阈值电 压的函数。 [0020] 所述MOS管包括NMOS管，所述触发电路还包括反相器，所述反相器耦合所述第三节 点，为所述MOS管的栅极和所述SCR的栅极提供驱动信号，驱动信号在第三节点处具有信号 的反相状态。 [0021] 所述SCR包括： [0022] PNP双极晶体管，其发射极耦合到第一节点，其基极通过第一电阻耦合到第一节 点，并耦合到MOS晶体管的第一电流端，其集电极端为SCR栅极端；和 [0023] NPN双极晶体管，其集电极耦合到PNP双极晶体管的基极，其基极耦合到PNP双极晶 体管的集电极，其发射极耦合到第二节点，其基极通过第三个电阻耦合到通过第三个电阻 其发射极端子。 [0024] 所述MOS管包括NMOS管，其第一电流端与PNP双极管的基极相连，第二电流端与NPN 双极管的发射极相连，栅极端子耦合到SCR的栅极端子和触发电路。 [0025] 所述保护电路形成于半导体层上的掺杂区，所述第一电阻为N型阱区电阻，所述第 三电阻为P型阱区电阻。 [0026] 第一和第二高侧二极管以及第一和第二低侧二极管中的每一个在零伏偏置电压 下被耗尽。 [0027] 当所述第一或第二受保护节点的电压在给定电压范围内时，所述TVS保护电路处 于阻断模式，所述第一或第二受保护节点的电容小于0.2pf。 [0028] 所述第一节点和第二节点电浮置。 [0029] 响应于施加到第一或第二受保护节点的击穿电压，第一节点比第二节点偏置得更 正，触发电路驱动MOS晶体管导通，MOS晶体管导通以触发SCR动作并钳定第一节点和第二节 点之间的电压。 [0030] 响应于施加到第一受保护节点的正击穿电压，第一高侧二极管被正向偏置；响应 正击穿电压超过触发电压，钳位电路被触发SCR动作，SCR导通，电流从第一节点导通到第二 节点，第二低侧二极管正向偏置，电流通过第二受保护节点退出。 [0031] 本发明还提供一种双向瞬态电压抑制保护电路，包括： [0032] 第一高侧二极管与第一可控硅SCR集成，其中第一高侧二极管的阳极和第一SCR的 阳极耦合到第一受保护节点，第一高侧二极管的阴极和第一SCR的阴极耦合到第一节点； [0033] 第一低侧二极管，其具有耦合到第一受保护节点的阴极和耦合到第二节点的阳 5 5 CN 116316507 A 说明书 3/12页 极； [0034] 第二高侧二极管与第二可控硅SCR集成，其中第二高侧二极管的阳极和第二SCR的 阳极耦合到第二受保护节点，第二高侧二极管的阴极和第二SCR的阴极耦合到第二节点； [0035] 第二低侧二极管，其具有耦合到第二受保护节点的阴极和耦合到第一节点的阳 极； [0036] 其中响应于施加到一个受保护节点的电压超过第一电压电平，第一或第二SCR被 触发以引起电流流动并且相应SCR将相应受保护节点处的电压钳定在钳位电压。 [0037] 第一和第二高侧二极管以及第一和第二低侧二极管中的每一个在零伏的偏置电 压下被耗尽。 [0038] 本发明还提供一种双向电路瞬态电压抑制保护电路，包括： [0039] 第一高侧二极管，其具有耦合到第一受保护节点的阳极和耦合到第一节点的阴 极； [0040] 与第一可控硅SCR集成的第一低侧二极管，其中第一低侧二极管的阳极和第一SCR 的阳极耦合到第二节点，第一低侧二极管的阴极和第一SCR的阴极耦合到第一受保护节点； [0041] 第二高侧二极管，其具有耦合到第二受保护节点的阳极和耦合到第二节点的阴 极； [0042] 与第二可控硅SCR集成的第二低侧二极管，其中第二低侧二极管的阳极和第二SCR 的阳极耦合到第一节点，第二低侧二极管的阴极和第二SCR的阴极耦合到第二受保护节点， [0043] 其中响应于施加到一个受保护节点的电压超过第一电压电平，第一或第二SCR被 触发以引起电流流动并且相应SCR将相应受保护节点处的电压钳定在钳位电压。 [0044] 第一和第二高侧二极管以及第一和第二低侧二极管中的每一个在零伏的偏置电 压下被耗尽。 [0045] 本发明用于实现受保护节点处的低电容，改善电压箝位，在浪涌事件时提供强劲 的保护。 附图说明 [0046] 图1表示在本发明的某些实施例中，双向TVS保护电路的电路图。 [0047] 图2表示在本发明的实施例中，双向TVS保护电路的电路图。 [0048] 图3表示在本发明的实施例中，双向TVS保护电路的电路图。 [0049] 图4表示在本发明的实施例中，双向TVS电路的电流‑电压性能。 [0050] 图5包含图5a，表示在本发明的实施例中，一部分TVS电路的剖面图。 [0051] 图6包含图6a，表示在本发明的实施例中，使用合并的二极管/箝位器件结构的一 部分TVS电路的剖面图。 [0052] 图7包含图7a，表示在本发明的可选实施例中，使用合并的二极管/箝位器件结构 的一部分TVS电路的剖面图。 [0053] 图8包含图8a，表示在本发明的可选实施例中，使用合并的二极管/箝位器件结构 的一部分TVS电路的剖面图。 [0054] 图9包含图9a，表示在本发明的可选实施例中，使用合并的二极管/箝位器件结构 的一部分TVS电路的剖面图。 6 6 CN 116316507 A 说明书 4/12页 [0055] 图10包含图10a，表示在本发明的可选实施例中，使用合并的二极管/箝位器件结 构的一部分TVS电路的剖面图。 具体实施方式 [0056] 本发明可以以各种方式实现，包含作为一个工艺；一种器件；一个系统；一种物质 组成；一个嵌入在计算机可读取存储介质中的计算机程序产品；和/或一个处理器，例如用 于执行存储在储存器上和/或由储存器提供耦合到处理器上的指令。在本说明书中，这些实 现方式或本发明可能采用的任意一种其他方式，都可以称为技术。一般来说，可以在本发明 的范围内变换所述工艺步骤的顺序。除非特别说明，否则用于进行配置任务的处理器或储 存器等元件，都配置成普通元件，临时配置在指定时间或用于执行任务而制备的特定元件。 文中所用的术语“处理器”是指一个或多个设备、电路和/或处理内核，用于处理数据，例如 计算程序指令等。 [0057] 本发明的一个或多个实施例的详细说明以及附图解释了本发明的原理。虽然，本 发明与这些实施例一起提出，但是本发明的范围并不局限于任何实施例。本发明的范围仅 由权利要求书限定，本发明包含多种可选方案、修正以及等效方案。在以下说明中，所提出 的各种具体细节用于全面理解本发明。这些细节用于解释说明，无需这些详细细节中的部 分细节或全部细节，依据权利要求书，就可以实现本发明。为了简便，本发明相关技术领域 中众所周知的技术材料并没有详细说明，以免对本发明产生不必要的混淆。 [0058] 在本发明的实施例中，一个双向瞬态电压抑制器(TVS)电路包含两组转向二极管 以及一个二极管触发箝位器件。在本发明的其他实施例中，双向瞬态电压抑制器(TVS)电路 包含两组转向二极管，每一组中都带有与转向二极管合并的一个箝位器件。本发明所述的 双向TVS电路的目的是为了在闭锁模式下在受保护节点处实现低电容，并实现改良的箝位 电压，用于在过电压等瞬态事件中提供有力的保护。更确切地说，在一些实施例中，TVS电路 在受保护节点的工作电压范围内，通过全部或接近完全耗尽连接到受保护节点上的P‑N结， 实现受保护节点处的低电容。在这种情况下，TVS电路不会对受保护的数据引脚产生不必要 的寄生电容，尤其是当数据引脚用于高速应用时。 [0059] 在本发明中，瞬态电压抑制器(TVS)电路是指一个保护电路，用于保护受保护的节 点不受电压浪涌或电压尖峰等过电压瞬态情况的影响。当受保护节点上加载的浪涌电压超 过TVS电路的击穿电压时，TVS电路会切断受保护节点上的过量电流。TVS电路包含一个箝位 电路，用于将受保护节点上的电压嵌制在远低于电压浪涌的电压值，同时传导浪涌电流。 TVS电路可以是一个非定向器件或一个双向器件。非定向TVS具有一个非对称的电流‑电压 性能，通常用于保护电路节点，其信号是非定向的——也就是说该信号始终高于或低于特 定的参考电压，例如地电压。例如，非定向TVS可用于保护电路节点，其标准信号是0V至5V的 正向电压。 [0060] 另一方面，双向TVS具有一个对称的电流‑电压性能，通常用于保护电路节点，其信 号是双向的，或者可以具有高于和低于参考电压的电压电平，例如地电压。举例说明，一个 双向TVS可用于保护电路节点，其标准信号在地电压以上和以下对称变化，例如从‑12V至 12V。在这种情况下，双向TVS保护电路节点不受低于‑12V或高于12V的浪涌电压的影响。 [0061] 在运行过程中，TVS电路是在闭锁模式下，除了当受保护节点处的电压低于TVS电 7 7 CN 116316507 A 说明书 5/12页 路的击穿电压时可能存在漏电流之外，都是非导电的，有时也称为反向截止电压。也就是 说，当受保护节点处的电压在受保护节点标准电压范围内时，TVS电路是非导电的，并且处 于闭锁模式中。然而，在闭锁模式中，TVS电路对受保护节点有电容。当受保护节点与高速数 据引脚有关联时，TVS电路在闭锁模式中或非导电模式中的电容应很低，以便对数据引脚的 高速操作产生妨碍。 [0062] 在一些实施例中，本发明所述的双向TVS电路实现了在闭锁模式下小于0.2pf的低 电容值。本发明所述的TVS电路的低电容可以有效地用于保护高速数据引脚或高速电子电 路应用中的输入‑输出(I/O)终端，例如USB 3.1数据线数据线或通过一根电缆的 V等数据引脚。 [0063] 本发明所述的双向TVS电路比传统的TVS电路具有更多优势。首先，本发明所述的 TVS电路用于确保水平方向上的浪涌电流的电流通路仅通过TVS电路的半导体器件结构。水 平电流通过降低电流通路中的电阻，改善了TVS电路的箝位电压。对于双向TVS电路来说，本 发明所述的TVS电路带有水平电流流动，与带有垂直电流流动的垂直TVS结构或TVS电路相 比，降低了电阻。其次，通过调节箝位器件的结击穿电压，或者调节箝位电路中MOSFET器件 的阈值电压，或者使用一个dv/dt触发器，就可以将TVS电路的击穿电压调制成需要的值。在 一些实施例中，通过调节箝位器件的阳极和阴极区之间的间距，TVS电路可以优化电容与箝 位电压之间的平衡关系。最后，在一些实施例中，通过调节构成箝位器件的双极晶体管的发 射极至基极电阻，可以调节TVS电路的反向截止电压——或保持电压。 [0064] 图1表示在本发明的实施例中，一种双向TVS保护电路的电路图。参见图1，TVS电路 10包含耦合了两组转向二极管，用于为两个输入‑输出(I/O)终端I/O1和I/O2提供浪涌保 护。每组转向二极管都包含一个高端转向二极管和一个低端转向二极管。更确切地说，高端 转向二极管DH1和低端转向二极管DL2耦合到I/O端I/O1，作为受保护的节点。与此同时，高 端转向二极管DH2和低端转向二极管DL2耦合到I/O端I/O2，作为受保护的节点。I/O端I/O1 连接到高端转向二极管DH1的阳极，以及低端转向二极管DL1的阴极。与之类似，I/O端I/O2 连接到高端转向二极管DH2的阳极，以及低端转向二极管DL2的阴极。二极管DH1和DH2的阴 极端连接到节点N1。二极管DL1和DL2的阳极端连接到节点N2。 [0065] TVS电路10还包含一个箝位电路12，作为箝位器件。箝位电路12包含一个二极管 DC1，其阴极连接到节点N1，阳极连接到节点N2，以及一个可控硅整流器(SCR)DC2，其阳极连 接到节点N1，阴极连接到节点N2。箝位电路12用于当尖峰电压用于I/O端口时，嵌制节点N1 和N2处的电压，同时允许尖峰电流通过TVS电路从一个I/O端流至另一个I/O端。在双向TVS 电路10中，节点N1和N2是浮动的，也就是说，节点N1和N2没有电连接到或偏置到任何的电势 上。 [0066] 在运行过程中，当正向尖峰加载到与I/O端I/O2有关的I/O端I/O1时，电流从端口 I/O1流出，流经二极管DH1、SCR DC2，然后通过二极管DL2，流入端口I/O2。与之类似，当负尖 峰加载到与I/O端I/O2有关的I/O端I/O1时，等效于与端口I/O1有关的端口I/O2上的正向尖 峰，电流从端口I/O2流出，流经二极管DH2、SCR DC2，然后通过二极管DL1，流入端口I/O1。 [0067] 换言之，正向尖峰电压被加载到两个I/O端口的其中之一时，将正向偏置I/O端的 高端转向二极管(DH1或DH2)被尖峰，并且当尖峰电压达到或超过箝位电路12的击穿电压 (BV)时，尖峰电流触发SCR DC2，SCR接通，以传导电流。尖峰电流流经节点N2，正向偏置低端 8 8 CN 116316507 A 说明书 6/12页 转向二极管(DL1或DL2)。然后，尖峰电流流经其他的I/O端口。因此，与节点N2相比，节点N1 将更加正向偏置。负尖峰电压加载到两个I/O端的其中之一将导致相同的电流传导操作，就 像是正向尖峰电压加载到其他的I/O端一样。 [0068] 图2表示在本发明的实施例中，一种双向TVS保护电路的电路图。确切地说，图2表 示在一些实施例中，权利要求1所述的TVS电路中箝位电路的结构。参见图2，TVS电路20包含 耦合的两组转向二极管，用于为两个输入‑输出(I/O)端I/O1和I/O2提供浪涌保护，其保护 方式与图1所示的TVS电路10相同。在TVS电路20中，箝位电路22由一个二极管连接的NMOS晶 体管M1构成，SCR由一个PNP双极晶体管Q1和一个NPN双极晶体管Q2组成。 [0069] 在运行过程中，当正向尖峰加载到与I/O端I/O2有关的I/O端I/O1上时，电力路从 端口I/O1流出，流经二极管DH1、电阻R1、MOS晶体管M1以及二极管DL2，流入端口I/O2。随着 端口I/O1上的尖峰电压增大，在上述电流通路中流动的电流也增大，导致电阻R1上的电压 降增大。当电阻R1上的电压降达到0.7V左右，足以正向偏置PNP双极晶体管Q1的发射极‑基 极结时，晶体管Q1将进入正向传导，流经R2的电流将增大。当电阻R2上的电势达到0.7V时， NPN双极晶体管Q2的发射极‑基极结将正向偏置，在此时由晶体管Q1和Q2组成的SCR将被触 发，SCR将所有来自节点N1的电流，通过双极晶体管Q1和Q2传导到节点N2。 [0070] 与之类似，当负尖峰被加载到与I/O端口I/O2有关的I/O端口I/O1时，等效于与端 口I/O1有关的端口I/O2上的正向尖峰，电流从端口I/O2流出，通过二极管DH2，流入电阻R1、 MOS晶体管M1和二极管DL1，流入端口I/O1。当电阻R1和R2上的电势都达到0.7V，如同上述正 向尖峰中的情况一样，SCR将接通，将N1所有的电流传递到N2。 [0071] 图3表示在本发明的实施例中，双向TVS保护电路的电路图。确切地说，图3所示的 TVS电路30的配置方式与图2所示的TVS电路20相同，除了箝位电路32之外。参见图3，TVS电 路30中的箝位电路32不再使用连接二极管的MOS晶体管，取而代之的是使用由dv/dt触发电 路驱动的一个NMOS晶体管M1。该dv/dt触发电路包含一个连接到节点N2和公共节点14上的 电容器C1，以及一个连接在节点N1和公共节点14之间的电阻R3。逆变器12转换耦合到NMOS 晶体管M1栅极端上的驱动信号的状态。 [0072] 当TVS电路30配置用于双向操作时，N1和N2节点是浮动的。当I/O端口I/O1或I/O2 尖峰时，节点N1将相对节点N2来说正向偏置，dv/dt电路将运行触发箝位电路32，以嵌制节 点N1和N2上的电压。还可选择，TVS电路30配置用于非定向操作。在非定向操作中，TVS电路 30可用于含有一个I/O端口和电源引脚阵列的系统——也就是说，Vcc和接地引脚。在那种 情况下，节点N1将耦合到正向电压源Vcc，节点N2将耦合到接地端，TVS电路30将用于为所连 接的I/O端口提供浪涌保护。 [0073] 图4表示在本发明的实施例中，双向TVS电路的电流‑电压性能。参见图4，本发明所 述的TVS电路实现了对称的电流‑电压性能，以便为电路节点提供双向保护。当I/O端口处的 电压电平低于操作电压V 时，对于正电压极性或负电压极性来说，TVS电路提供闭锁。TVS RWM 电路在闭锁模式下具有极少的漏电流。当电压超过TVS电路中的击穿电压V 时，TVS电路被 BR 触发，TVS电路将回跳。箝位电路将受保护节点(I/O端口)处的电压嵌制在保持电压(V ) Hold 下。随着电压被保持在保持电压下，尖峰电流将流动，直到浪涌情况被耗散为止。这样一来， 本发明所述的TVS电路实现了双向箝位功能，对于正尖峰电压或负尖峰电压来说，都带有对 称的电流‑电压性能。 9 9 CN 116316507 A 说明书 7/12页 [0074] 图5包含图5a，在本发明的实施例中，表示图2所示的一部分TVS电路的剖面图。图2 所示的TVS电路20的电路图复制为图5中的图5a。图5所示的剖面图表示TVS电路20的电路元 件，包含高端转向二极管DH1、箝位器件22以及低端转向二极管DL2。参见图5，TVS电路20制 备在N+衬底50上。在本实施例中，N‑型外延层52形成在N+衬底50上。在可选实施例中，P‑型 外延层可以制备在N+衬底50上。然后，N‑型掩埋层(NBL)56和P‑型掩埋层54可以选择制备在 N‑型外延层52上。在本实施例中，P‑型掩埋层54作为一个降低表面电场P‑型掩埋层(R‑ PBL)，其掺杂浓度低于传统的P‑型掩埋层。然后，第二N‑型外延层58形成在N和P型掩埋层 上。从而制成了用于制备TVS电路的半导体结构。 [0075] 在本实施例中，沟槽隔离结构60用于限定和隔离半导体结构中用于单独电路元件 的区域。在本实施例中，沟槽隔离结构60作为氧化物内衬沟槽，用多晶硅填充，并且沟槽延 伸到N+衬底50上。在其他实施例中，沟槽隔离结构60可以形成为氧化物填充沟槽。此外，在 某些实施例中，当形成在N+衬底50上的外延层是N‑型时，沟槽隔离结构可以仅仅向上延伸 到N‑型外延层52。在可选实施例中，当形成在N+衬底50上的外延层为P‑型外延层时，沟槽隔 离结构将延伸到N+衬底50中。 [0076] 随着沟槽隔离结构60的形成，半导体结构中用于制备高端转向二极管、箝位器件 以及低端转向二极管的区域就形成了。在本实施例中，高端转向二极管和低端转向二极管 都是利用相同的二极管器件结构制成的。尤其是，转向二极管用作一个PN结二极管，其阳极 由P‑型区64制成，阴极由N‑型外延层58制成。在本实施例中，P‑型区64利用P‑型补偿区通常 使用的掺杂水平制成，因此也称为PCOMP区64。PCOMP区64的掺杂水平高于N‑型外延层58的 掺杂水平，但是低于重掺杂P+区62用于制备到PCOMP区64欧姆接触的掺杂水平。在一个示例 13 ‑3 15 ‑3 中，PCOMP区64的掺杂水平在1×10 cm 至1×10 cm 之间，与P‑阱80的掺杂水平相比较低， 16 ‑3 16 ‑3 P‑阱80的掺杂水平为1×10 cm 至5×10 cm 。金属接头87用于电介质层86中，到P+区62， 形成阳极端。与此同时，N+钨插头结构用于形成到N‑型外延层58的欧姆接触，作为阴极端。 确切地说，浅沟槽形成在N‑外延层58中，重掺杂N+区68形成在浅沟槽周围。沟槽用钨66填 充。金属接头89连接到钨插头上，以形成阴极端。 [0077] 对于高端转向二极管DH1来说，阴极端87连接到I/O端口I/O1上，阴极端90连接到 节点N1上。对于低端转向二极管DL2来说，阳极端90连接到节点N2上，阴极端88连接到I/O端 口I/O2上。因此，高端转向二极管DH1和低端转向二极管DL2都形成在半导体结构中。 [0078] TVS电路20的箝位器件或箝位电路形成在两个转向二极管之间，作为二极管触发 的SCR。确切地说，NMOS晶体管M1由N+漏极区76形成，N+源极区78形成在P‑阱80中。多晶硅栅 极84形成在漏极和源极区之间的通道区域上方，并通过一个栅极氧化层，与半导体层(N‑外 延层58中的P‑阱80)绝缘。栅极84和漏极区76电短接在一起，使得NMOS晶体管M1用作一个连 接二极管的MOS晶体管。 [0079] N+漏极区76物理和电连接到形成在N+漏极区附近的N‑阱区(NW)72上。因此，N+漏 极区76通过N‑阱区72和重掺杂N+接触区70，电连接到节点N1。N+接触区70通过金属接头89， 连接到高端转向二极管DH1的阴极端66。N‑阱区72在晶体管M1的漏极区和节点N1之间，提供 电阻，如同箝位电路20中的电阻R1所示。在一个示例中，N‑阱区72的掺杂水平约为1× 16 ‑3 16 ‑3 10 cm 至5×10 cm 左右。 [0080] 同时，P‑阱80通过重掺杂P+接触区82，电连接到节点N2。金属接头90将P‑阱80连接 10 10 CN 116316507 A 说明书 8/12页 到节点N2，以及低端转向二极管DL2的阳极端(PCOMP)。P‑阱80在晶体管M1的本体区和节点 N2之间提供电阻，如同箝位电路20中的电阻R2所示。在一个示例中，P‑阱80的掺杂水平约为 16 ‑3 16 ‑3 1×10 cm 至5×10 cm 左右。通过调节阱区的掺杂水平或长度，可以修正或调节N‑阱电阻 (R1)和P‑阱电阻(R2)，以调节电阻值。 [0081] 箝位电路20还包含一个集成SCR器件，该集成SCR器件由重掺杂P+区74以及NMOS晶 体管M1中的寄生结构指出。确切地说，PNP双极晶体管Q1由P+区74制成，作为发射极，N‑阱区 72作为基极，P‑阱区80作为集电极。NPN双极晶体管Q2由N‑阱区72形成，作为集电极，P‑阱区 80作为基极，N+区78作为发射极。PNP晶体管Q1的基极与NPN晶体管Q2的集电极相同，NPN晶 体管Q2的基极与PNP晶体管Q1的集电极相同。这样一来，所形成的SCR带有P+区74作为阳极， N+区78作为阴极，P‑阱80作为SCR的控制端。SCR传导由连接二极管的NMOS晶体管M1触发，通 过PNP晶体管Q1的基极和NPN晶体管Q2的发射极，连接NMOS晶体管M1。一旦SCR被触发传导， 传导将自给自足，无需由连接二极管的NMOS晶体管M1提供偏置。 [0082] 所形成的TVS电路还具有多种优势。首先，从一个I/O端口(例如I/O1)到另一个I/O 端口(例如I/O2)的浪涌电流的电流通路主要在水平方向上。浪涌电流的水平电流通路减少 了不必要的寄生电阻，改善了箝位电压性能。此外，转向二极管的阴极由沟槽N+区形成，进 一步改善了箝位。 [0083] 其次，箝位电路的触发电压由NMOS晶体管M1的阈值电压V 决定。也就是说，当NMOS T 晶体管M1处的栅极至源极电压达到阈值电压V 时，连接二极管的NMOS M1将在N+漏极76和N T +发射极/源极78之间传导电流。流动的电流形成基极电路，流入PNP晶体管Q1，这将触发SCR 动作。一旦SCR动作被触发，SCR将回跳，并将节点N1和N2上的电压保持在保持电压(图4)，同 时继续传导浪涌电流。因此，TVS电路的触发电压由NMOS晶体管M1的阈值电压决定。NMOS晶 体管M1还提供dv/dt控制。 [0084] 在一个示例中，NMOS晶体管M1的阈值电压为3V，转向二极管具有0.7V的正向偏置 电压降。当正向尖峰加载到I/O端口I/O1时，阳极64(P+62/PCOMP 64)相对于决定N1来说正 向偏置，高端转向二极管DH1正向偏置，电流从二极管流向决定N1。当节点N1处的电压增大 到二极管DH1的正向偏置电压降(例如0.7V)加上NMOS晶体管M1的阈值电压V (例如3V)的电 T 压值时，NMOS晶体管M1接通，电流将流经箝位电路，流至低端转向二极管DL2。低端转向二极 管正向偏置，电流从节点N2(阳极)流至I/O端口I/O2(阴极)，在二极管DL2处带有另一个正 向偏置电压降(0.7V)。因此，图5所示的TVS电路20将被触发，当加载到I/O端口的浪涌电流 超过NMOS晶体管的阈值电压加上两个正向偏置二极管电压降，也就是说V +2FB时，将来自 T 端口I/O1的电流传递到端口I/O2。在本例中，TVS电路20将在3V+2*0.7V＝4.4V的电压下被 触发。 [0085] 第三，本文所使用的转向二极管结构的显著特性在于转向二极管的PN结在0V偏压 下被完全耗尽。因此，I/O端口处的垂直寄生电容被基本消除，TVS电路对I/O端口具有极低 的电容。确切地说，N‑外延层52、58和R‑PBL层54被完全耗尽，以形成一个很长的垂直耗尽 区，从阳极端87到半导体结构的N+衬底50。在这种情况下，可以看出寄生电容被I/O端口大 幅降低。TVS电路20在闭锁模式下，在输入‑输出端口处，提供带有低电容和低漏电流的浪涌 保护。 [0086] 在本实施例中，轻掺杂PCOMP区64用于在0V偏压下，增强来自半导体结构顶面的耗 11 11 CN 116316507 A 说明书 9/12页 尽。众所周知，耗尽区还延伸在轻掺杂区中比重掺杂区更深的地方。因此，通过使用一个更 加轻掺杂的P‑型区64作为阳极，有可能确保PN结的整个区域被耗尽，以降低寄生电容。在其 他实施例中，PCOMP区64可以省略，N‑外延层58的PN结以及R‑PBL层54仍然可以基本耗尽，以 减小寄生电容。 [0087] 在用于制备图2所示的TVS电路的半导体结构中，分别制备转向二极管和箝位电 路，每个都在沟槽隔离结构60限定的有源区中。在其他实施例中，通过将箝位器件与一个转 向二极管合并，可以减小TVS电路的尺寸。图6包含图6a，表示在本发明的实施例中，利用合 并的二极管/箝位器件结构的一部分TVS电路的剖面图。图6a表示在某些实施例中，使用了 合并二极管/箝位器件结构的TVS电路100的电路图。参见图6a，TVS电路100包含两组转向二 极管和合并的器件，耦合后为两个输入‑输出(I/O)端口I/O1和I/O2提供浪涌保护。更确切 地说，用于I/O端口I/O1的高端转向二极管以及用于I/O端口I/O2的低端转向二极管都利用 合并的二极管‑箝位器件制成，分别表示为MDH1和MDL2。单独的箝位器件或箝位电路没有使 用。取而代之的是，在每个I/O端口处将箝位器件与一个转向二极管合并。 [0088] 图6所示的剖面图表示TVS电路100的电路元件，包含合并的二极管‑箝位器件MDH1 和高端转向二极管DH2。图5和图6中类似的元件具有类似的参考数量。参见图6，图6所示的 高端转向二极管DH2(与低端转向二极管DL1相似)的制备方式与图5所示的TVS电路20中的 转向二极管的制备方式类似。在本实施例中，仅使用一个N+区58，就制成了用于转向二极管 DH2的二极管结构，形成与阴极区(N‑型外延层58)的欧姆接触，以形成阴极端口。在其他实 施例中，可以使用如图5所示的N+沟槽和钨插头结构，取代N+区68。另外，在本实施例中，除 了降低表面电场P‑型掩埋层(R‑PBL)54之外，还形成了P‑型掩埋层53。P‑型掩埋层53比R‑ PBL层54更加重掺杂，并且在N‑型外延层52中延伸。利用P‑型掩埋层53，降低N+发射极68、R‑ PBL基极54以及N+衬底‑集电极50之间的寄生NPN晶体管增益。P‑型掩埋层53提高了寄生NPN 18 ‑3 晶体管的基极掺杂。在某些示例中，P‑型掩埋层53的掺杂水平为1×10 cm 。R‑PBL层54的 掺杂水平比P‑型掩埋层53低3至4个数量级。在运行过程中，在0V偏压下，从PCOMP区64到N‑ 外延层52形成一个垂直耗尽区，以通过I/O端口I/O2降低垂直寄生电容。 [0089] 在合并的二极管/箝位器件MDH1中，用于高端转向二极管的PN结由P‑型区64 (PCOMP)以及N‑型外延层58构成。P‑型区64或PCOMP为轻掺杂的P‑型区。从PCOMP区64到N‑外 延层52的整个垂直结区域在0V偏压下耗尽，以降低通过I/O端口I/O1所示的垂直寄生电容。 与图5所示的二极管结构类似，PCOMP区64(如同二极管DH2或合并二极管MDH1中所用)用于 增强0V偏压下，来自半导体结构表面的耗尽。在其他实施例中，PCOMP区64可以省略。 [0090] 同时，作为SCR的箝位器件与高端转向二极管集成在一起。确切地说，SCR的阳极由 P+区62制成，带有PCOMP区64，从N‑阱区72上脱离或分开。也就是说，SCR的阳极(P+区62/ PCOMP区64)没有电连接或物理短接到N‑阱区72。在0V偏压下，PCOMP区64将运行，以完全耗 尽N‑阱区72，以降低寄生电容。 [0091] SCR的PNP双极晶体管Q1由P+区62(带有或不带有PCOMP区64)构成，作为发射极，N‑ 阱区72作为基极，P‑阱80作为集电极发射极。SCR的NPN双极晶体管Q2由N‑阱区72构成，作为 集电极，P‑阱80作为基极，N+区78作为发射极。PNP晶体管Q1的基极与NPN晶体管Q2的集电极 相同，NPN晶体管Q2的基极与PNP晶体管Q1的集电极相同。这样一来，所形成的SCR带有P+区 62作为阳极，N+区78作为阴极，P‑阱80作为SCR的控制端。SCR的阳极通过金属接头87电连接 12 12 CN 116316507 A 说明书 10/12页 到I/O端口I/O1，SCR的阴极通过金属接头89电连接到节点N1。P‑阱80通过重掺杂P+接触区 82电连接到节点N1。 [0092] TVS电路100的触发电压由N+区76和P‑阱80的击穿电压决定。当浪涌电压加载到I/ O端口I/O1时，高端转向二极管DH1正向偏置，电流流至N‑阱区72和N+区76。当足够大的电流 通过N‑阱区72和N+区76流至P‑阱80时，SCR的PNP晶体管Q1被触发，并开始传导。连续的电流 将进一步触发SCR的NPN晶体管Q2接通SCR动作，以传导浪涌电流。电流流经合并的二极管/ 箝位器件MDH1，高端转向二极管DH2主要在水平方向上，以确保低电阻并改善箝位。 [0093] 在上述实施例中，利用N+衬底，在半导体结构中制备TVS电路。在其他实施例中，通 过相应地改变其他层的极性，可以制成P+衬底。图7包含图7a，在本发明的可选实施例中，使 用合并二极管/箝位器件结构的一部分TVS电路的剖面图。图7a所示的TVS电路110与图6a所 示的TVS电路100相同。然而，图7所示的TVS电路110是制备在P+衬底51上，而不是像图6那样 制备在N+衬底上。 [0094] 参见图7，TVS电路110制备在P+衬底51上。一个P‑型外延层55形成在P+衬底51上。 然后，N‑型外延层(NBL)56和降低表面电场N‑型掩埋层(R‑NBL)57选择性地形成在P‑型外延 层55上。然后，第二个P‑型外延层59形成在N和P‑型掩埋层上。从而制成用于制备TVS电路的 半导体结构。 [0095] 在图7所示的TVS电路110中，(与低端转向二极管DL1类似的)高端转向二极管DH2 形成在一个有源区中，有源区被沟槽隔离结构60隔开。转向二极管作为一个PN结二极管，其 阳极由P‑外延层59中的P+区74构成，阴极由N‑型区65构成。金属接头89通过电介质层86到P +区74，形成阳极端口。在本实施例中，利用N‑型补偿区通常使用的掺杂水平制备N‑型区65， 因此也称为NCOMP区65。NCOMP区65的掺杂水平高于P‑型外延层59的掺杂水平，但低于重掺 杂N+区68，重掺杂N+区68用于形成到NCOMP区65的欧姆接触。在一个示例中，NCOMP区65的掺 13 ‑3 15 ‑3 16 ‑3 16 ‑3 杂水平为1×10 cm 至1×10 cm ，N‑阱区72的掺杂水平约为1×10 cm 至5×10 cm 。金 属接头88形成在电介质层86中，到N+区68，以形成阴极端口。在运行过程中，在0V偏压下，从 NCOMP区65到P‑外延层55形成一个垂直耗尽区，以降低通过I/O端口I/O2所示的垂直寄生电 容。由于R‑NBL层较高的掺杂水平，在0V偏压下，R‑NBL层57被NCOMP区65完全耗尽或部分耗 尽。即使R‑NBL层57仅部分耗尽，端口I/O2可见两个电容器串联，代表一个较小的电容。 [0096] 在合并的二极管/箝位器件MDH1中，用于高端转向二极管的PN结由N‑阱区72和P‑ 阱区81构成。从N‑阱区72到P‑外延层55的整个垂直结区域在0V偏压下耗尽，以降低通过I/O 端口I/O1可见的垂直寄生电容。 [0097] 同时，箝位器件作为一个SCR，与高端转向二极管集成。更确切地说，SCR的PNP双极 晶体管Q1由P+区74构成，作为发射极，N‑阱区72作为基极，P‑阱区81作为集电极。P‑阱区81 比P‑外延层59更加重掺杂，但比P+区74更加轻掺杂。在一个示例中，P‑阱区81的掺杂水平约 16 ‑3 16 ‑3 为1×10 cm 至5×10 cm 。SCR的NPN双极晶体管由N‑阱区72构成，作为集电极，P‑阱区81 作为基极，N+区78作为发射极。PNP晶体管Q1的基极与NPN晶体管Q2的集电极相同，NPN晶体 管Q2的基极与PNP晶体管Q1的集电极相同。这样一来，SCR带有P+区74作为阳极，N+区78作为 阴极，P‑阱区81作为SCR的控制端。SCR的阳极通过金属接头87电连接到I/O端口I/O1，SCR的 阴极通过金属接头89电连接到节点N1。P‑阱区81通过重掺杂P+接触区82电连接到节点N1。 [0098] 在其他实施例中，图7所示的TVS电路可以不需要N‑型掩埋层56就能制备。图8包含 13 13 CN 116316507 A 说明书 11/12页 图8a，表示在本发明的可选实施例中，使用一个合并的二极管/箝位器件结构的一部分TVS 电路的剖面图。图8a所示的TVS电路120与图6a和7a所示的TVS电路100与110相同。参见图 8a，图8所示的TVS电路120制备方式与图7所示的TVS电路110的制备方式相同，除了省略了 N‑型掩埋层56之外。在这种情况下，N‑阱将完全耗尽P‑型外延层55和59的垂直区域，以减小 垂直寄生电容。 [0099] 图9包含图9a，表示在本发明的可选实施例中，使用一个合并的二极管/箝位器件 结构的一部分TVS电路的剖面图。图9a表示在某些实施例中，使用合并的二极管/箝位器件 结构的TVS电路130的电路图。参见图9a，TVS电路130包含两组转向二极管和合并器件，耦合 后为两个输入‑输出(I/O)端口I/O1和I/O2提供浪涌保护。更确切地说，用于I/O端口I/O1的 低端转向二极管和用于I/O端口I/O2的高端转向二极管都利用一个合并的二极管‑箝位器 件制成，分别用MDL1和MDH2表示。没有使用单独的箝位器件或箝位电路。取而代之的是，箝 位器件在每个I/O端口，与一个转向二极管合并在一起。 [0100] 图9所示的剖面图表示TVS电路130的电路图，包含高端转向二极管DH1和合并的二 极管‑箝位器件MDH2。参见图9，TVS电路130制备在N+衬底50上。在本例中，N‑型外延层52形 成在N+衬底50上。在可选实施例中，P‑型外延层可以取代N‑型外延层形成在N+衬底50上。然 后，N‑型掩埋层(NBL)56和降低表面电场P‑型掩埋层(R‑PBL)54选择性地形成在N‑型外延层 52上。然后，第二个N‑型外延层58形成在N和P‑型掩埋层上。因此，形成了用于制备TVS电路 的半导体结构。图9所示的半导体结构与图5和图6所示的结构类似。 [0101] 在TVS电路130中，高端转向二极管DH1(与低端转向二极管DL2类似)的制备方式与 图6所示的TVS电路100中的转向二极管的制备方式类似，但没有图6所示TVS电路100中使用 的P‑型外延层53。在运行过程中，从PCOMP区64到N‑外延层52在0V偏压下形成一个垂直耗尽 区，以降低通过I/O端口I/O1所示的垂直寄生电容。 [0102] 在合并的二极管/箝位器件MDH2中，用于高端转向二极管的PN结由P+区74形成，到 N‑阱区72。从N‑阱区72到N‑外延层52在0V偏压下形成一个垂直耗尽区，以降低通过I/O端口 I/O1所示的垂直寄生电容。 [0103] 同时，箝位器件作为一个SCR，与高端转向二极管集成。更确切地说，SCR的PNP双极 晶体管Q1由P+区74构成，作为发射极，N‑阱区72作为基极，P‑阱区81作为集电极。SCR的NPN 双极晶体管Q2由N‑阱区72构成，作为集电极，P‑阱区80作为基极，N+区78作为发射极。PNP晶 体管Q1的基极与NPN晶体管Q2的集电极相同，NPN晶体管Q2的基极与PNP晶体管Q1的集电极 相同。这样一来，SCR带有P+区74作为阳极，N+区78作为阴极，P‑阱区80作为SCR的控制端。 SCR的阳极通过金属接头89电连接到节点N1，SCR的阴极通过金属接头88电连接到I/O端口 I/O2。P‑阱区80通过重掺杂P+接触区82电连接到I/O端口I/O2。 [0104] 图10包含图10a，表示在本发明的可选实施例中，使用一个合并的二极管/箝位器 件结构的一部分TVS电路的剖面图。图10a表示的TVS电路140与图9a所示的TVS电路130相 同。参见图10，图10所示的TVS电路140制备方式与图9所示的TVS电路130的制备方式类似， 除了使用P‑型外延层55和59代替图9中的N‑型外延层52和58之外。确切地说，TVS电路110制 备在N+衬底50上。P‑型外延层55形成在N+衬底50上。然后，N‑型外延层(NBL)56和降低表面 电场N‑型掩埋层(R‑NBL)57选择性地形成在P‑型外延层55上。然后，第二个P‑型外延层59形 成在N和P‑型掩埋层上。从而制成了用于制备TVS电路的半导体结构。 14 14 CN 116316507 A 说明书 12/12页 [0105] 在TVS电路140中，高端转向二极管DH1(与低端转向二极管DL2类似)形成在有源区 中，有源区被沟槽隔离结构60隔开。转向二极管用作PN结二极管，其阳极由P‑外延层59中的 P+区62构成，阴极由N‑型区65构成。金属接头穿过电介质层86形成到P+区74，以构成阳极端 口。在本例中，N‑型区65使用N‑型补偿区通常使用的掺杂水平制成，因此也称为NCOMP区65。 NCOMP区65的掺杂水平高于P‑型外延层59的掺杂水平，但低于用于制备到NCOMP区65的欧姆 13 ‑3 15 ‑3 接触的重掺杂N+区68。在一个示例中，NCOMP区65的掺杂水平为1×10 cm 至1×10 cm ，N‑ 16 ‑3 16 ‑3 阱区72的掺杂水平为1×10 cm 至5×10 cm 。金属接头89制备在电介质层86中，到N+区 68，以构成阴极端口。在运行过程中，在0V偏压下，从NCOMP区65到P‑外延层55形成一个垂直 的耗尽区，以降低通过I/O端口I/O2所示的垂直寄生电容。在0V偏压下，由NCOMP区65完全耗 尽R‑NBL层57。 [0106] 在合并的二极管/箝位器件MDH2中，用于高端转向二极管的PN结由N‑阱区72形成， 到P‑阱区81。在0V偏压下，从N‑阱区72到P‑外延层55的整个垂直结区耗尽，以降低通过I/O 端口I/O1所示的垂直寄生电容。 [0107] 同时，箝位器件作为一个SCR，与高端转向二极管集成。更确切地说，SCR的PNP双极 晶体管Q1由P+区74构成，作为发射极，N‑阱区72作为基极，P‑阱区81作为集电极。P‑阱区81 比P‑外延层59更加重掺杂，但比P+区74更加轻掺杂。在一个示例中，P‑阱区的掺杂水平约为 16 ‑3 16 ‑3 1×10 cm 至5×10 cm 。SCR的NPN双极晶体管Q2由N‑阱区72构成，作为集电极，P‑阱区81 作为基极，N+区78作为发射极。PNP晶体管Q1的基极与NPN晶体管Q2的集电极相同，NPN晶体 管Q2的基极与PNP晶体管Q1的集电极相同。这样一来，SCR带有P+区74作为阳极，N+区78作为 阴极，P‑阱区81作为SCR的控制端。SCR的阳极通过金属接头89电连接到节点N1，SCR的阴极 通过金属接头88电连接到I/O端口I/O2。P‑阱区81通过重掺杂P+接触区82电连接到I/O端口 I/O2。 [0108] 在图10所示的实施例中，使用的是N+衬底。在可选实施例中，可以使用P+衬底，如 图7所示的实施例。 [0109] 虽然为了表述清楚，以上内容对实施例进行了详细介绍，但是本发明并不局限于 上述细节。实施本发明还有许多可选方案。文中的实施例仅用于解释说明，不用于局限。 [0110] 尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的 描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的 多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。 15 15 CN 116316507 A 说明书附图 1/13页 图1 图2 16 16 CN 116316507 A 说明书附图 2/13页 图3 图4 17 17 CN 116316507 A 说明书附图 3/13页 图5 图5a 18 18 CN 116316507 A 说明书附图 4/13页 图6 19 19 CN 116316507 A 说明书附图 5/13页 图6a 20 20 CN 116316507 A 说明书附图 6/13页 图7 21 21 CN 116316507 A 说明书附图 7/13页 图7a 22 22 CN 116316507 A 说明书附图 8/13页 图8 23 23 CN 116316507 A 说明书附图 9/13页 图8a 24 24 CN 116316507 A 说明书附图 10/13页 图9 25 25 CN 116316507 A 说明书附图 11/13页 图9a 26 26 CN 116316507 A 说明书附图 12/13页 图10 27 27 CN 116316507 A 说明书附图 13/13页 图10a 28 28
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